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기 생성된 스크램블 초기상태 코드를 저장 및 제공하는 메모리부; 및 상기 메모리부에 저장된 상기 스크램블 초기상태 코드를 독출하여, 입력 신호를 스크램블하기 위한 스크램블 코드를 생성하는 스크램블 수행부를 포함하는 스크램블 장치
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제1항에 있어서, 스크램블 초기화 코드에 포함되는 m개의 변수 비트의 값을 순차적으로 증가 또는 감소시키면서, 상기 스크램블 수행부를 반복 동작시켜 상기 m개의 변수 비트의 값 각각에 대응되는 상기 스크램블 초기상태 코드를 생성하는 스크램블 초기상태 코드 생성부를 더 포함하는 것을 특징으로 하는 스크램블 장치
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제2항에 있어서, 상기 스크램블 초기화 코드는 n개의 상수 비트와 m개의 변수 비트로 구성되고, 상기 스크램블 초기상태 코드는 k개(k=n+m)의 상수 비트로 구성되는 것을 특징으로 하는 스크램블 장치
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제3항에 있어서, 상기 스크램블 초기상태 코드 생성부는 상기 m개의 변수 비트를 어드레스로 이용하여 상기 m개의 변수 비트의 값 각각에 대응되는 상기 스크램블 초기상태 코드를 상기 메모리부에 저장하는 것을 특징으로 하는 스크램블 장치
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제4항에 있어서, 상기 스크램블 수행부는 상기 m개의 변수 비트를 어드레스로 이용하여, 상기 메모리부에 저장된 상기 스크램블 초기상태 코드를 독출하는 것을 특징으로 하는 스크램블 장치
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제5항에 있어서, 상기 스크램블 수행부는 상기 독출된 스크램블 초기상태 코드로부터 상기 스크램블 코드를 생성하는 하나 이상의 서브 스크램블러; 및상기 스크램블 코드를 통해 상기 입력 신호를 스크램블링하여 외부로 출력하는 출력부를 포함하는 것을 특징으로 하는 스크램블 장치
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제6항에 있어서, 상기 서브 스크램블러는 다수개의 지연 소자들; 및상기 다수개의 지연 소자들의 출력 중에서 두 개 이상의 출력을 배타적 논리합하여, 첫단에 위치된 지연 소자의 입력으로 제공하는 배타적 논리합 연산기를 포함하고, 여기서, 상기 다수개의 지연 소자들 각각은, 상기 스크램블 초기화 코드 또는 상기 스크램블 초기상태 코드에 따라 상태 값을 초기화한 후, 순환 쉬프트 동작에 따라 상기 상태 값을 뒷단의 지연 소자로 지연 출력하는 것을 특징으로 하는 스크램블 장치
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제6항에 있어서, 상기 메모리부는상기 스크램블 수행부에 구비되는 하나 이상의 서브 스크램블러와 일대일 연결관계를 가지는 하나 이상의 메모리를 구비하는 것을 특징으로 하는 스크램블 장치
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제8항에 있어서, 상기 메모리는 ROM 또는 ROM 기능을 제공하는 조합논리회로로 구현되는 것을 특징으로 하는 스크램블 장치
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스크램블 초기상태 코드를 메모리부에서 독출하는 단계; 상기 스크램블 초기상태 코드로부터 스크램블 코드를 생성하는 단계; 및 입력 신호를 상기 스크램블 코드를 통해 스크램블링하는 단계를 포함하는 스크램블 장치의 동작 방법
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제10항에 있어서, 상기 독출하는 단계 이전에, 상기 스크램블 초기상태 코드를 생성하여 상기 메모리부에 저장하는 단계를 더 포함하는 것을 특징으로 하는 스크램블 장치의 동작 방법
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제11항에 있어서, 상기 메모리부에 저장하는 단계는 스크램블 초기화 코드에 포함되는 m개의 변수 비트를 초기화하는 단계;상기 초기화된 m개의 변수 비트를 포함하는 스크램블 초기화 코드를 스크램블 수행부에 제공하고, 상기 스크램블 수행부를 반복 동작시키는 단계;상기 반복 동작이 완료되면, 상기 스크램블 수행부의 상태 값을 상기 스크램블 초기상태 코드로 획득하고, 상기 m개의 변수 비트를 어드레스로 이용하여 상기 메모리부에 저장하는 단계; 및 상기 m개의 변수 비트의 값이 '2m-1'보다 작으면 상기 m개의 변수 비트의 값을 증가시킨 후 다시 상기 스크램블 수행부를 반복 동작시키는 단계로 재진입하고, 그렇지 않으면 동작 종료하는 단계를 포함하는 것을 특징으로 하는 스크램블 장치의 동작 방법
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제12항에 있어서, 상기 스크램블 초기화 코드는 n개의 상수 비트와 m개의 변수 비트로 구성되고, 상기 스크램블 초기상태 코드는 k개(k=n+m)의상수 비트로 구성되는 것을 특징으로 하는 스크램블 장치의 동작 방법
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제12항에 있어서, 상기 메모리부에 저장하는 단계는 상기 스크램블 수행부가 다수개의 서브 스크램블러를 구비하고, 상기 메모리부가 다수개의 메모리를 구비하면, 상기 다수개의 서브 스크램블러와 메모리 각각에 대해 수행되는 것을 특징으로 하는 스크램블 장치의 동작 방법
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