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반도체 칩 패키지 제조 방법 및 이를 이용하여 제조된 반도체 칩 패키지

  • 기술번호 : KST2014034735
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 칩 패키지 제조 방법 및 이를 이용하여 제조되어 무기판(Substrate Less) 형태를 갖는 반도체 칩 패키지에 관한 것이다. 본 발명에 따른 반도체 칩 패키지 제조 방법은 캐리어 기판 상부에 제 1 전극플레이트층 및 상기 제 1 전극플레이트층에 접속되는 회로층을 형성하는 단계와, 상기 회로층 상부에 제 2 전극플레이트층을 형성하는 단계와, 상기 제 2 전극플레이트층 상부에 회로본딩 패드층을 형성하는 단계와, 상부에 다이본딩 패드층이 형성된 반도체 칩을 상기 회로층에 이격되도록 상기 캐리어 기판 상부에 실장하는 단계와, 본딩 와이어를 이용하여 상기 다이본딩 패드층과 상기 회로본딩 패드층을 연결하는 단계와, 상기 캐리어 기판 상부에 상기 반도체 칩 및 상기 회로층을 보호하는 패키지층을 형성하는 단계와, 상기 캐리어 기판을 제거하여, 상기 회로층의 하부를 노출시키는 단계와, 노출된 상기 회로층의 하부 표면에 절연층을 형성하는 단계와, 상기 제 1 전극플레이트층을 제거하여 상기 회로층 하부를 노출시키는 단계와, 상기 회로층 하부에 표면처리층을 형성하는 단계와, 상기 표면처리층 하부에 솔더볼을 형성하는 단계를 포함한다.
Int. CL H01L 21/60 (2006.01)
CPC
출원번호/일자 1020100009581 (2010.02.02)
출원인 한국생산기술연구원
등록번호/일자 10-1098994-0000 (2011.12.20)
공개번호/일자 10-2011-0090023 (2011.08.10) 문서열기
공고번호/일자 (20111228) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.02.02)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국생산기술연구원 대한민국 충청남도 천안시 서북구

발명자

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번호 이름 국적 주소
1 이효수 대한민국 인천광역시 연수구
2 이규제 대한민국 서울특별시 송파구
3 권혁천 대한민국 서울특별시 양천구

대리인

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번호 이름 국적 주소
1 특허법인(유한) 대아 대한민국 서울특별시 강남구 역삼로 ***, 한양빌딩*층(역삼동)

최종권리자

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번호 이름 국적 주소
1 대한민국(산업통상자원부장관) 세종특별자치시 한누리대
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.02.02 수리 (Accepted) 1-1-2010-0071765-89
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2010.02.04 수리 (Accepted) 1-1-2010-0078387-31
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.08.30 수리 (Accepted) 4-1-2010-5161401-06
4 선행기술조사의뢰서
Request for Prior Art Search		 2011.03.14 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2011.04.15 수리 (Accepted) 9-1-2011-0034713-02
6 의견제출통지서
Notification of reason for refusal		 2011.04.20 발송처리완료 (Completion of Transmission) 9-5-2011-0212937-35
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.06.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0456439-18
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.06.16 수리 (Accepted) 1-1-2011-0456438-73
9 등록결정서
Decision to grant		 2011.12.15 발송처리완료 (Completion of Transmission) 9-5-2011-0741461-78
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.04.02 수리 (Accepted) 4-1-2012-5068733-13
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.04.26 수리 (Accepted) 4-1-2012-5090658-47
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.29 수리 (Accepted) 4-1-2013-5017806-08
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.01.16 수리 (Accepted) 4-1-2015-5006834-98
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.07.02 수리 (Accepted) 4-1-2018-5123030-77
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
캐리어 기판 상부에 제 1 전극플레이트층 및 상기 제 1 전극플레이트층에 접속되는 회로층을 형성하는 단계;상기 회로층 상부에 제 2 전극플레이트층을 형성하는 단계;상기 제 2 전극플레이트층 상부에 회로본딩 패드층을 형성하는 단계;상부에 다이본딩 패드층이 형성된 반도체 칩을 상기 회로층에 이격되도록 상기 캐리어 기판 상부에 실장하는 단계;본딩 와이어를 이용하여 상기 다이본딩 패드층과 상기 회로본딩 패드층을 연결하는 단계;상기 캐리어 기판 상부에 상기 반도체 칩 및 상기 회로층을 보호하는 패키지층을 형성하는 단계;상기 캐리어 기판을 제거하여, 상기 회로층의 하부면을 노출시키는 단계;노출된 상기 회로층의 하부면에 상기 회로층의 하부면을 이루는 금속을 블랙으로 산화시킨 블랙 옥사이드층의 절연층을 형성하는 단계;상기 제 1 전극플레이트층을 제거하여 해당 회로층의 하부면 영역을 노출시키는 단계;상기 회로층의 하부면 영역에 대해 벤조트리아졸(Benzotriazole), 이미다졸(Imidazole) 및 벤지미다졸(Benzimidazole) 중 선택된 어느 하나의 유기화합물로 이루어진 OSP(Organic Solderability Preservative)층, 또는 브라운으로 산화시킨 금속 산화물의 브라운 옥사이드층으로 표면처리층을 형성하는 단계; 및상기 표면처리층 하부에 솔더볼을 형성하는 단계를 포함하고, 상기 캐리어 기판은 최하부의 제 3 동박 호일, 상기 제 3 동박 호일의 상부면에 형성된 이형층인 제 2 동박 호일, 및 상기 제 2 동박 호일의 상부면에 형성된 회로 형성용 시드층인 제 1 동박 호일로 이루어진 분리형 3층 동박 호일(Detachable 3-Layered Copper Foil)인 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법
2 2
삭제
3 3
제 1 항에 있어서,상기 제 1 전극플레이트층 및 제 2 전극플레이트층은 니켈(Ni)로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법
4 4
제 1 항에 있어서,상기 회로층은 구리(Cu)로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법
5 5
제 1 항에 있어서,상기 회로본딩 패드층 및 상기 다이본딩 패드층은 각각 금 도금(Au Plating) 으로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법
6 6
제 1 항에 있어서,상기 패키지층은 에폭시로 형성된 것을 특징으로 하는 무기판 반도체 칩 패키지 제조 방법
7 7
삭제
8 8
삭제
9 9
제 1 항, 제 3 항 내지 제 6 항 중 어느 한 항의 방법으로 제조되어, 회로층 및 반도체 칩이 패키지층에 내장된 무기판(Substrate Less) 형태를 가지는 것을 특징으로 하는 무기판 반도체 칩 패키지
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패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국생산기술연구원 소재원천기술개발사업 combined structure제어기술개발