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TAM 기반 테스트가 가능한 시스템 온 칩 및 이의 테스트 방법

  • 기술번호 : KST2014037764
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 TAM 기반 테스트가 가능한 시스템 온 칩 및 이의 테스트 방법을 개시한다. 본 발명은 복수의 코어를 포함하는 시스템 온 칩에 있어서, 적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism); 상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선; 및 상기 스캔 제어 신호선에 m 비트의 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈을 포함한다. 본 발명에 따르면, 병렬 코어 스캔 테스트에서 전체 테스트 시간을 단축시킬 수 있는 장점이 있다.TAM, 스캔 제어 신호, 병렬 코어, SoC, 전용, 코어 셀렉터
Int. CL G01R 31/3185 (2006.01.01) G01R 31/3181 (2006.01.01) G01R 31/317 (2006.01.01)
CPC G01R 31/318533(2013.01) G01R 31/318533(2013.01) G01R 31/318533(2013.01) G01R 31/318533(2013.01)
출원번호/일자 1020090081215 (2009.08.31)
출원인 한양대학교 산학협력단
등록번호/일자 10-1116956-0000 (2012.02.08)
공개번호/일자 10-2011-0023374 (2011.03.08) 문서열기
공고번호/일자 (20120314) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.08.31)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 박성주 대한민국 경기도 성남시 분당구
2 송재훈 대한민국 서울특별시 구로구
3 김병진 대한민국 경기도 안산시 단원구
4 김기범 대한민국 경상북도 경주시

대리인

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번호 이름 국적 주소
1 최관락 대한민국 서울특별시 강남구 강남대로**길 ** (역삼동) 동림빌딩 *층(아이피즈국제특허법률사무소)
2 민영준 대한민국 서울특별시 강남구 남부순환로 ****, *층(도곡동, 차우빌딩)(맥스국제특허법률사무소)
3 송인호 대한민국 서울특별시 강남구 강남대로**길 ** (역삼동) 동림빌딩 *층(아이피즈국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한양대학교 에리카산학협력단 경기도 안산시 상록구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2009.08.31 수리 (Accepted) 1-1-2009-0534043-02
2 선행기술조사의뢰서
Request for Prior Art Search
2011.02.11 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2011.03.18 수리 (Accepted) 9-1-2011-0023187-27
4 의견제출통지서
Notification of reason for refusal
2011.03.23 발송처리완료 (Completion of Transmission) 9-5-2011-0160695-27
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2011.05.23 무효 (Invalidation) 1-1-2011-0381313-38
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2011.05.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0383013-93
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2011.05.23 수리 (Accepted) 1-1-2011-0382994-78
8 보정요구서
Request for Amendment
2011.05.30 발송처리완료 (Completion of Transmission) 1-5-2011-0047063-66
9 무효처분통지서
Notice for Disposition of Invalidation
2011.06.24 발송처리완료 (Completion of Transmission) 1-5-2011-0056179-64
10 등록결정서
Decision to grant
2011.12.21 발송처리완료 (Completion of Transmission) 9-5-2011-0755962-13
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
복수의 코어를 포함하는 시스템 온 칩에 있어서, 적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism);상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선;상기 스캔 제어 신호선에 m 비트의 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈; 및 상기 복수의 서브-TAM 중 적어도 하나에 의해 동시에 테스트 되는 하나 이상의 코어에 테스트 대상임을 알리기 위한 코어 셀렉트 신호를 출력하는 코어 셀렉터를 포함하는 시스템 온 칩
2 2
제1항에 있어서, 제1 서브-TAM에 연결되는 하나 이상의 코어는 상기 제1 서브-TAM에 대해 할당된 제1 스캔 제어 신호선을 공유하는 시스템 온 칩
3 3
제1항에 있어서, 상기 스캔 제어 신호 생성 모듈은 외부의 기능 입력 핀을 이용하여 상기 스캔 제어 신호를 생성하는 시스템 온 칩
4 4
삭제
5 5
제1항에 있어서, 상기 코어 셀렉터는 TIC(Test Interface Controller) 모듈의 어드레스 버스로부터 코어 어드레스를 수신하여 코어 셀렉트 제어 신호를 출력하는 어드레스 디코더를 포함하는 시스템 온 칩
6 6
제5항에 있어서, 상기 어드레스 디코더는 테스트 대상이 되는 코어의 어드레스가 변경되는 경우에 하이 신호를 출력하는 시스템 온 칩
7 7
제5항에 있어서, 상기 코어 셀렉터는 상기 셀렉트 제어 신호 및 상기 TIC 모듈에 연결된 라이트(Write) 데이터 버스를 통해 인가되는 비트 중 적어도 일부를 이용하여 상기 코어 셀렉트 신호를 출력하는 시스템 온 칩
8 8
제1항에 있어서, 상기 복수의 서브-TAM은,스캔 테스트 모드 시에 외부와 연결된 핀으로부터 테스트 데이터를 입력 받아 버스를 통해 상기 코어에 인가하고, 출력 데이터 리드 신호를 발생하는 TIC 모듈;상기 스캔 테스트 모드 수행을 위해 입력된 스캔 테스트 모드 신호와 출력 데이터 리드 신호를 이용하여 스캔 출력 리드 신호를 발생하는 신호 발생 모듈; 상기 스캔 출력 리드 신호에 따라 상기 코어로부터 스캔 출력 데이터를 리드하여 출력하는 EBI 모듈; 및상기 스캔 테스트 모드 신호에 따라 스캔 출력 데이터와 출력 어드레스를 외부로 전송하는 먹스를 포함하는 시스템 온 칩
9 9
삭제
10 10
삭제
11 11
삭제
12 12
복수의 코어 및 적어도 하나의 코어에 연결되며 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism)을 포함하는 시스템 온 칩을 병렬 코어 스캔 테스트하는 방법으로서, 상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선을 제공하는 단계;외부의 기능 입력 핀을 이용하여 m 비트(여기서, m은 2이상의 자연수)의 스캔 제어 신호를 생성하는 단계;상기 m 비트의 스캔 제어 신호 각각을 개별 스캔 제어 신호선을 통해 각 서브-TAM에 연결된 적어도 하나의 코어에 인가하는 단계; 및상기 복수의 서브-TAM 중 적어도 하나에 의해 동시에 테스트 되는 하나 이상의 코어에 테스트 대상임을 알리기 위한 코어 셀렉트 신호를 출력하는 단계를 포함하는 병렬 코어 스캔 테스트 방법
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패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부(산자부) 지식경제부(산자부)(전자부품연구원) 기술개발사업(산업기술개발사업) AES 코아 보안을 위한 테스트 IP 개발