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1
제1기판(10)과; 상기 제1기판과 이격되어 배치되는 제2기판(15)과; 상기 제1기판(10) 상에 수직교차되어 형성되는 게이트배선(11) 및 데이터배선(12)과; 상기 게이트배선 및 데이터배선의 교차부위에 형성된 박막트랜지스터(13)와; 상기 제1기판(10)의 내측에 위치하며 상기 박막트랜지스터(13)와 연결되는 화소전극(20)과; 상기 화소전극의 내측에 형성되는 제1절연층(30)과; 상기 제1절연층의 내측에 위치하는 패턴전극인 제4공통전극(70)과; 상기 제4공통전극(70)의 내측면에 위치하는 제1수직배향막(31)과; 상기 제2기판(15)의 내측에 위치하며 도메인경계 슬릿(41)과 전극경계슬릿(42)이 양측에 형성되는 제1공통전극(40)과; 상기 전극경계슬릿을 경계로 상기 제1공통전극과 인접하여 배치되는 제3공통전극(60)과; 상기 제1,3공통전극(40)(60)의 내측면에 형성되는 제2절연층(35)과; 상기 제2절연층(35)의 내측면 중 상기 전극경계슬릿에 대응하는 위치에 형성되는 패턴전극인 제2공통전극(50)과; 상기 제2공통전극(50)의 내측에 위치하는 제2수직배향막(36)과; 상기 제1수직배향막(31)과 상기 제2수직배향막(36) 사이에 위치하는 액정층(80)을 포함하고, 상기 제1 내지 제3공통전극(40)(50)(60)에 순차적으로 변화하는 전압을 각각 인가하는 혼합전계 수직형 액정표시소자
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2
청구항 1에 있어서, 상기 화소전극에 (+)극성의 전압이 인가되는 경우, 상기 제1공통전극에는 (+)극성의 전압, 상기 제2공통전극에는 0V, 상기 제3,4공통전극에는 (-)극성의 전압이 각각 인가되는 혼합전계 수직형 액정표시소자
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3
청구항 1에 있어서, 상기 화소전극에 (-)극성의 전압이 인가되는 경우, 상기 제1공통전극에는 (-)극성의 전압, 상기 제2공통전극에는 0V, 상기 제3,4공통전극에는 (+)극성의 전압이 각각 인가되는 혼합전계 수직형 액정표시소자
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| 4 |
4
제1기판(210)과; 상기 제1기판과 이격되어 배치되는 제2기판(215)과; 상기 제1기판(210) 상에 수직 교차되어 형성되는 게이트배선 및 데이터배선과; 상기 게이트배선 및 데이터배선의 교차부위에 형성된 박막트랜지스터와; 상기 제1기판(210)의 내측에 위치하며 상기 박막트랜지스터와 연결되며, 일정간격으로 도메인 경계를 형성하는 제1전계왜곡부(270)가 형성되는 화소전극(220)과; 상기 화소전극의 내측에 형성되는 제1절연층(230)과; 상기 제1절연층(230)의 내측면에 위치하는 제1수직배향막(231)과; 상기 제2기판(215)의 내측에 위치하며, 도메인 경계를 형성하는 제2전계왜곡부(241)와 전극경계슬릿(242)이 양측에 형성되는 제1공통전극(240)과; 상기 전극경계슬릿(242)을 경계로 상기 제1공통전극과 인접하여 배치되는 제3공통전극(260)과; 상기 제1,3공통전극(240)(260)의 내측면에 형성되는 제2절연층(235)과; 상기 제2절연층(235)의 내측면 중 상기 전극경계슬릿(242)에 대응하는 위치에 형성되는 패턴전극인 제2공통전극(250)과; 상기 제2공통전극(250)의 내측에 위치하는 제2수직배향막(236)과; 상기 제1수직배향막(231)과 상기 제2수직배향막(236) 사이에 위치하는 액정층(280)을 포함하고, 상기 제1 내지 제3공통전극(240)(250)(260)에 순차적으로 변화하는 전압을 각각 인가하는 혼합전계 수직형 액정표시소자
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5
청구항 4에 있어서,상기 제1전계왜곡부(270)는, 상기 화소전극에 형성되는 슬릿형상으로 이루어지는 혼합전계 수직형 액정표시소자
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6
청구항 4에 있어서,상기 제1전계왜곡부는 상기 화소전극 내측에 형성되는 돌기인 혼합전계 수직형 액정표시소자
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7
청구항 4에 있어서,상기 제2전계왜곡부는, 도메인경계를 형성하는 도메인경계 슬릿형상으로 이루어지는 혼합전계 수직형 액정표시소자
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8
청구항 4에 있어서,상기 제2전계왜곡부(241)는 상기 제1공통전극 내측에 형성되어 도메인경계를 형성하는 돌기인 혼합전계 수직형 액정표시소자
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9
청구항 4에 있어서,상기 화소전극에 (+)극성의 전압이 인가되는 경우, 상기 제1공통전극에는 (+)극성의 전압, 상기 제2공통전극에는 0V, 상기 제3공통전극에는 (-)극성의 전압이 각각 인가되는 혼합전계 수직형 액정표시소자
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10
청구항 4에 있어서, 상기 화소전극에 (-)극성의 전압이 인가되는 경우, 상기 제1공통전극에는 (-)극성의 전압, 상기 제2공통전극에는 0V, 상기 제3공통전극에는 (+)극성의 전압이 각각 인가되는 혼합전계 수직형 액정표시소자
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11
청구항 1 또는 청구항 4에 있어서, 상기 제1,2기판의 외측에 각각 위치하는 제1,2편광판을 더 포함하는 혼합전계 수직형 액정표시소자
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12
청구항 1에 있어서, 상기 제1 내지 제4공통전극은 투명도전물질로 이루어지는 혼합전계 수직형 액정표시소자
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13
청구항 1 또는 청구항 4에 있어서, 상기 화소전극에는 극성이 변화하는 전압이 인가되고, 상기 화소전극에 인가되는 전압의 극성에 따라 상기 제1 내지 제3공통전극에 인가되는 전압의 극성을 전환하여 공급하는 전압변환공급부를 더 포함하는 혼합전계 수직형 액정표시소자
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14
청구항 13에 있어서,상기 제1 내지 제3 공통전극에 인가되는 전압의 극성 전환 시, 상기 화소전극과 상기 제1공통전극에는 동일한 극성의 전압을 인가하고, 상기 제3공통전극과 상기 제1공통전극에는 서로 반대인 극성의 전압을 인가하는 혼합전계 수직형 액정표시소자
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15
제1기판(410)과; 상기 제1기판과 이격되어 배치되는 제2기판(415)과; 상기 제1기판 상에 수직교차되어 형성되는 게이트배선 및 데이터배선과; 상기 게이트배선 및 데이터배선의 교차부위에 형성된 박막트랜지스터와; 상기 제1기판의 내측에 위치하며 상기 박막트랜지스터와 연결되는 화소전극(420)과; 상기 화소전극의 내측에 형성되는 제1절연층(430)과; 상기 제1절연층의 내측에 위치하는 패턴전극인 제4공통전극(470)과; 상기 제4공통전극(470)의 내측면에 위치하는 제1수직배향막(431)과; 상기 제2기판(415)의 내측에 위치하며 도메인경계 슬릿과 제1전극경계슬릿이 양측에 형성되는 제1공통전극(440)과; 상기 제1전극경계슬릿의 일측에 배치되며, 상기 제1전극경계슬릿의 반대측에는 제2전극경계슬릿이 배치되는 제3-1공통전극과; 제n전극경계슬릿과 제n+1전극경계슬릿이 양측에 형성되는 제3-n공통전극과; (n 은 2,3,4
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16
제1기판과; 상기 제1기판과 이격되어 배치되는 제2기판과; 상기 제1기판 상에 수직교차되어 형성되는 게이트배선 및 데이터배선과; 상기 게이트배선 및 데이터배선의 교차부위에 형성된 박막트랜지스터와; 상기 제1기판의 내측에 위치하며 상기 박막트랜지스터와 연결되고, 일정간격으로 도메인 경계를 형성하는 제1전계왜곡부가 형성되는 화소전극과; 상기 화소전극의 내측에 형성되는 제1절연층과; 상기 제1절연층의 내측면에 위치하는 제1수직배향막과; 상기 제2기판의 내측에 위치하며 제2전계왜곡부와 제1전극경계슬릿이 양측에 형성되는 제1공통전극(440)과; 상기 제1전극경계슬릿의 일측에 배치되며, 상기 제1전극경계슬릿의 반대측에는 제2전극경계슬릿이 배치되는 제3-1공통전극과; 제n전극경계슬릿과 제n+1전극경계슬릿이 양측에 형성되는 제3-n공통전극과; (n은 2,3,4
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