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연결된 쓰기 기능블럭으로부터 데이터를 읽어 버스로 연결된 메모리에 기록하는 적어도 하나의 쓰기 프로세스 유닛;버스로 연결된 상기 메모리에 기록되어 있는 데이터를 읽어서 연결되어 있는 읽기 기능블럭으로 제공하는 적어도 하나의 읽기 프로세스 유닛;상기 읽기 프로세스 유닛과 쓰기 프로세스 유닛은 상기 메모리 접근하기 위한 버스의 우선순위에 따라 상기 메모리에 대해 순차적으로 병렬로 배열되며,우선순위가 상대적으로 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛이 버스 사용을 요청하면, 우선순위가 상대적으로 낮은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛은 상기 우선순위가 상대적으로 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛이 버스 사용이 종료될 때까지 대기하며,상기 쓰기 프로세스 유닛은상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호와 자신의 버스 사용 여부를 나타내는 신호를 입력받는 제1 게이트 회로;상기 제1 게이트의 출력 신호와 상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호를 입력받는 제 2게이트 회로;상기 제1 게이트 회로의 출력 신호를 입력받는 지연기를 포함하는 제어 신호 발생부를 포함함을 특징으로 하는 버스 중재기
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제 1항에 있어서, 상기 쓰기 프로세스 유닛은,상기 메모리에 저장할 데이터를 임시 저장하는 FIFO 메모리;상기 데이터를 기록할 메모리의 주소를 생성하는 어드레스 생성부를 포함함을 특징으로 하는 버스 중재기
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연결된 쓰기 기능블럭으로부터 데이터를 읽어 버스로 연결된 메모리에 기록하는 적어도 하나의 쓰기 프로세스 유닛;버스로 연결된 상기 메모리에 기록되어 있는 데이터를 읽어서 연결되어 있는 읽기 기능블럭으로 제공하는 적어도 하나의 읽기 프로세스 유닛;상기 읽기 프로세스 유닛과 쓰기 프로세스 유닛은 상기 메모리 접근하기 위한 버스의 우선순위에 따라 상기 메모리에 대해 순차적으로 병렬로 배열되며,우선순위가 상대적으로 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛이 버스 사용을 요청하면, 우선순위가 상대적으로 낮은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛은 상기 우선순위가 상대적으로 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛이 버스 사용이 종료될 때까지 대기하며,상기 읽기 프로세스 유닛은,상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호와 자신의 버스 사용 여부를 나타내는 신호를 입력받는 제1 게이트 회로;상기 제1 게이트의 출력 신호와 상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호를 입력받는 제 2게이트 회로;상기 제1 게이트 회로의 출력 신호를 입력받는 지연기를 포함하는 제어 신호 발생부를 포함함을 특징으로 하는 버스 중재기
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제 4항에 있어서, 상기 읽기 프로세스 유닛은,상기 메모리에 저장된 데이터를 불러와 임시 저장하는 FIFO 메모리;상기 데이터를 불러올 메모리의 주소를 생성하는 어드레스 생성부를 포함함을 특징으로 하는 버스 중재기
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메모리에 저장할 데이터를 임시 저장하는 쓰기 FIFO 메모리, 상기 쓰기 FIFO 메모리에 저장되어 있는 데이터를 상기 메모리에 기록하기 위한 제어 신호를 발생하는 쓰기 제어 신호 발생부, 상기 데이터를 기록할 메모리의 주소를 생성하는 쓰기 주소 발생부를 포함하는 쓰기 프로세스 유닛;상기 메모리에 저장된 데이터를 불러와 임시 저장하는 읽기 FIFO 메모리, 상기 읽기 FIFO 메모리에 저장되어 있는 데이터를 연결되어 있는 읽기 기능블럭에 기록하기 위한 제어 신호를 발생하는 읽기 제어 신호 발생부, 상기 데이터를 불러올 메모리의 주소를 생성하는 읽기 주소 발생부를 포함하는 읽기 프로세스 유닛;일측은 상기 쓰기 프로세스 유닛과 상기 읽기 프로세스 유닛과 연결되며, 타측은 상기 메모리에 연결되어 있는 다중화부;상기 일측에 연결되어 있는 쓰기 프로세스 유닛과 상기 읽기 프로세스 유닛으로부터 입력되는 신호 중 하나의 신호를 상기 메모리로 전달하도록 제어하는 다중화부 선택 신호 발생부;를 포함하며,상기 쓰기 제어 신호 발생부는,상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호와 자신의 버스 사용 여부를 나타내는 신호를 입력받는 제1 게이트 회로;상기 제1 게이트의 출력 신호와 상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호를 입력받는 제 2게이트 회로;상기 제1 게이트 회로의 출력 신호를 입력받는 지연기를 포함함을 특징으로 하는 버스 중재기
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메모리에 저장할 데이터를 임시 저장하는 쓰기 FIFO 메모리, 상기 쓰기 FIFO 메모리에 저장되어 있는 데이터를 상기 메모리에 기록하기 위한 제어 신호를 발생하는 쓰기 제어 신호 발생부, 상기 데이터를 기록할 메모리의 주소를 생성하는 쓰기 주소 발생부를 포함하는 쓰기 프로세스 유닛;상기 메모리에 저장된 데이터를 불러와 임시 저장하는 읽기 FIFO 메모리, 상기 읽기 FIFO 메모리에 저장되어 있는 데이터를 연결되어 있는 읽기 기능블럭에 기록하기 위한 제어 신호를 발생하는 읽기 제어 신호 발생부, 상기 데이터를 불러올 메모리의 주소를 생성하는 읽기 주소 발생부를 포함하는 읽기 프로세스 유닛;일측은 상기 쓰기 프로세스 유닛과 상기 읽기 프로세스 유닛과 연결되며, 타측은 상기 메모리에 연결되어 있는 다중화부;상기 일측에 연결되어 있는 쓰기 프로세스 유닛과 상기 읽기 프로세스 유닛으로부터 입력되는 신호 중 하나의 신호를 상기 메모리로 전달하도록 제어하는 다중화부 선택 신호 발생부;를 포함하며,상기 읽기 제어 신호 발생부는,상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호와 자신의 버스 사용 여부를 나타내는 신호를 입력받는 제1 게이트 회로;상기 제1 게이트의 출력 신호와 상대적으로 우선순위가 높은 읽기 프로세스 유닛 또는 쓰기 프로세스 유닛의 버스 사용 여부를 나타내는 신호를 입력받는 제 2게이트 회로;상기 제1 게이트 회로의 출력 신호를 입력받는 지연기를 포함함을 특징으로 하는 버스 중재기
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