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제1 버스를 포함하는 제1 서브시스템;제2 버스를 포함하는 제2 서브시스템;상기 제1 및 제2 버스를 서로 연결하고, 상기 제1 서브시스템으로부터 상기 제2 서브시스템에 대한 액세스 요청을 수신하는 버스 브릿지부; 및상기 제2 서브시스템의 클럭 상태를 온 또는 오프로 제어하고, 상기 제2 서브시스템의 클럭 상태를 지시하는 제어 신호를 상기 버스 브릿지부에 제공하는 시스템 제어부를 포함하며,상기 제어 신호가 온 상태를 지시하는 경우, 상기 버스 브릿지부는 상기 액세스 요청에 대해 상기 제2 서브시스템으로부터 수신한 응답을 상기 제1 서브시스템에게 전달하고,상기 제어 신호가 오프 상태를 지시하는 경우, 상기 버스 브릿지부는 상기 액세스 요청에 대해 상기 제1 서브시스템에게 오류 응답을 제공하는 다중 코어 시스템
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제 1 항에 있어서,상기 버스 브릿지부는 멀티플렉서를 포함하고,상기 멀티플렉서는 상기 제2 서브시스템으로부터 수신한 응답과 상기 오류 응답을 입력으로 수신하고, 상기 제어 신호에 따라 상기 입력들 중 어느 하나를 출력하는다중 코어 시스템
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제 1 항에 있어서,상기 제1 버스와 상기 제2 버스는 각각 AHB(Advanced Highperformance Bus)인 것을 특징으로 하는 다중 코어 시스템
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제 4 항에 있어서,상기 버스 브릿지부는, AHB2AHB 버스 브릿지인 것을 특징으로 하는 다중 코어 시스템
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제 5 항에 있어서,상기 제2 서브시스템으로부터 수신한 응답과 상기 오류응답은 각각 AHB 버스 신호 중에서 HREADY 신호, HGRANT 신호, 및 HRESP 신호를 포함하는 것을 특징으로 하는 다중 코어 시스템
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제 6 항에 있어서,상기 HREADY 신호 및 상기 HGRANT 신호가 ‘1’ 값을 가지고, 상기 HRESP 신호가 ‘01’ 값을 가지는 경우, 오류응답을 나타내는 것을 특징으로 하는 다중 코어 시스템
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제 1 항에 있어서,상기 제1 서브시스템과 상기 제2 서브시스템은 각각 ARM(Advanced RISC Machines) 프로세서 또는 DSP(Digital Signal Processor)를 포함하는 것을 특징으로 하는 다중 코어 시스템
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제 1 항에 있어서,상기 다중 코어 시스템은 이동국 모뎀(MSM; Mobile Station Modem)인 것을 특징으로 하는 다중 코어 시스템
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제1 서브시스템과 제2 서브시스템을 서로 연결하는 버스 브릿지의 동작 방법에 있어서,상기 제1 서브시스템으로부터 상기 제2 서브시스템에 대한 액세스 요청을 수신하는 단계;상기 제2 서브시스템의 클럭 상태를 온 또는 오프로 제어하는 시스템 제어부로부터 상기 제2 서브시스템의 클럭 상태를 지시하는 제어 신호를 수신하는 단계;상기 제어 신호가 온 상태를 지시하는 경우, 상기 액세스 요청을 상기 제2 서브시스템에 전달하고 상기 제2 서브시스템으로부터 수신하는 응답을 상기 제1 서브시스템에게 전달하는 단계; 및상기 제어 신호가 오프 상태를 지시하는 경우, 상기 액세스 요청에 대해 상기 제1 서브시스템에게 오류 응답을 제공하는 단계를 포함하는버스 브릿지의 동작 방법
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