이중화된 보드의 동기를 맞추는 이중화 동기회로에 있어서, 기준클럭(CP)을 입력하여 분주한 클럭(Q1) 및 그 리플캐리출력(TC1)을 공급하는 제1카운터(1) ; 상기 제1카운터(1)의 리플캐리출력(TC1)에 인에이블단(CET2)을 연결하고, 기준클럭을 클럭입력단(CP)에 연결하여 그 리플캐리출력(TC2)을 공급하는 제2카운터(2) ; 상기 제2카운터(2)의 리플캐리출력(TC2)을 인에이블단(CET3)에 연결하고, 기준클럭을 클럭입력단(CPI)에 연결하여 최종 리플캐리출력단(TC3)을 공급하는 제3카운터(3) ; 상기 제3카운터(3)의 최종 리플캐리출력(TC3)에 연결되어 그 파형을 정형시키고 지연시키는 캐패시터(C) ; 상기 캐패시터(C)를 거친 최종 리플캐리출력(TC3)을 클럭입력단(CP1)에 연결하고, 상기 제1카운터(1)의 분주클럭출력단(Q1)에 데이타 입력단(D)과 클리어단(CD)을 연결하여, 상기 분주클럭을 입력데이타 및 클리어수단으로 사용하여 제1리셋신호(/Q)를 발생시키는 D플립플롭(4) ; 및 상기 D플립플롭(4)에서 발생한 제1리셋신호(/Q)와 상대 보드에서 보내주는 제2리셋신호(/MR2)를 논리곱하여 마스터 리셋신호(/MR)를 발생시켜 상기 제1 내지 제3카운터(1, 2, 3)를 모두 리셋시키는 논리곱 수단(5)을 구비하고 있는 것을 특징으로 하는 이중화 동기회로

제1항에 있어서, 상기 기준클럭(CP)은 32

제1항 또는 제2항에 있어서, 상기 마스터 리셋신호(/MR)는 상기 기준클럭(CP)의 한 주기에 상당하는 동기를 제공하고, 8KHz인 것을 특징으로 하는 이중화 동기회로

제1항 또는 제2항에 있어서, 상기 제1카운터(1)의 분주클럭(Q1)은 2