클럭의 위상차 및 프레임 정렬을 위한 비트 동기 회로에 있어서, 외부로부터 저위 레벨 데이터 신호, 입력 클럭, 임의의 프레임 동기 신호, 기준 클럭을 입력받아 임의의 프레임 신호를 기준 프레임 동기 신호로 선택하여 프레임 정렬을 실행하는 제1제어 신호(로드 신호)를 발생하고, 데이터를 외부로 출력하는 프레임 동기 수단(12) ; 및 외부로부터 데이터 신호, 입력 클럭, 프레임 동기 신호를 입력받고, 상기 프레임 동기 수단(12)에서 발생한 제1제어 신호(로드 신호)에 따라 프레임을 정렬하여 데이터를 출력하는 다수의 프레임 정렬 수단(11)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로

제1항에 있어서, 상기 프레임 동기 수단(12)은, 외부로부터 직렬 데이터, 입력 클럭, 프레임 동기 신호를 입력받아 직렬 데이터를 병렬로 변환하여 입력 클럭으로 래치하는 직/병렬 변환 수단(21) ; 제2제어신호의 제어에 따라 상기 직/병렬 수단(21)으로부터 출력되는 병렬 데이터들을 기준 클럭으로 래치시켜 입력 클럭들간의 위상차를 흡수하여 기준 클럭에 동기시키는 래치 수단(22) ; 상기 래치 수단(22)으로부터 출력되는 래치된 데이터들을 기준 클럭과 제1제어 신호(로드 신호)에 의하여 다시 병렬 신호들을 직렬로 변환하여 데이터를 외부로 출력하는 병/직렬 변환수단(23) ; 외부로부터 입력 클럭과 프레임 동기 신호를 입력받아 프레임 동기 신호를 검출하고 이를 기준점으로 하여 입력 클럭에 의한 상기 제2제어 신호를 발생하여 상기 래치수단(22)으로 출력하는 프레임 신호 검출 및 제어 신호 발생 수단(24) ; 및 상기 프레임 신호 검출 및 제어 신호 발생 수단(24)으로부터 제2제어 신호를 입력받아 프레임 동기 신호 지연차를 흡수하여 기준 클럭에 동기시킬 수 있는 제1제어 신호(로드 신호)를 발생하여 상기 직/병렬 변환 수단(23)와 상기 다수의 프레임 정렬 수단(11)으로 출력하는 기준 클럭 제어 수단(25)을 구비하는 것을 특징으로 하는 클럭 위상차 및 프레임 정렬을 위한 비트 동기회로

제2항에 있어서, 상기 프레임 신호 검출 및 제어 신호 발생 수단(24)은, 외부로부터 프레임 동기 신호와 입력 클럭을 입력받는 논리곱 연산 수단(35) ; 상기 논리곱 연산 수단(35)의 출력과 외부로부터 리셋신호를 입력받는 논리합 연산수단(36) ; 상기 논리합 연산 수단(36)의 출력이 리셋단에 입력되고, 입력 클럭이 클럭단에 입력되며, 클리어 신호를 입력받아 출력(Q1)과 카운터 5번, 3번 신호를 출력하는 계수 수단(37) ; 반전된 입력 클럭이 클럭단에 입력되고, 상기 계수 수단(37)의 카운터 5번 신호가 D입력단에 입력되어 출력이 상기 계수 수단(37)의 클리어단과 상기 래치 수단(22)의 클럭단에 입력되는 제1D－플립플롭(39) ; 반전된 입력 클럭이 클럭단에 입력되고, 상기 계수 수단(37)의 출력(Q1)이 D입력단에 입력되어 출력이 상기 래치 수단(22)의 클럭단에 입력되는 제2D－플립플롭(310) ; 및 상기 계수 수단(37)이 카운터 3번 신호가 클럭단에 입력되고, 상기 계수 수단(37)의 출력(Q1)이 D입력단에 입력되어 출력이 상기 기준 클럭 제어 수다(25)에 입력되는 제3D－플립플롭(311)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로

제2항에 있어서, 상기 기준 클럭 제어 수단(25)은, 상기 프레임 신호 검출 및 제어 신호 발생 수단(24)의 제2제어 신호와 외부로부터 기준 클럭을 입력받아 논리곱하는 논리곱 연산 수단(312) ; 상기 논리곱 연산 수단(312)의 출력을 클럭단에 입력받고, 외부의 리셋 신호를 리셋단에 입력받으며, 자신의 일출력을 클리어 신호로 입력받아 출력을 생성하는 계수 수단(313) ; 및 반전된 상기 기준 클럭과 상기 계수 수단(313)의 타출력을 입력받아 논리합하여 제1제어 신호(로드 신호)를 생성하여 상기 병/직렬 변환 수단(34)과 상기 다수의 프레임 정렬 수단(11)으로 출력하는 논리합 연산수단(314)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로

제1항에 있어서, 상기 다수의 프레임 정렬 수단(11)은, 외부로부터 직렬 데이터와 입력 클럭을 입력 받아 병렬 변환하여 출력하는 직/병렬 변환 수단(41) ; 외부로부터 입력되는 입력 클럭과 프레임 동기 신호를 논리곱하는 논리곱 연산 수단(45) ; 상기 논리곱 연산 수단(45)의 출력과 외부의 리셋 신호를 논리합하는 논리합 연산 수단(46) ; 상기 입력 클럭을 클럭단으로 입력받고, 상기 논리합 연산 수단(46)의 출력을 리셋 신호로 입력받으며, 클리어 신호를 입력받아 카운터 5번 신호와 출력(Q1)을 발생하는 계수 수단(47) ; 상기 계수 수단(47)의 5번 신호를 데이터 입력단으로 입력받고, 상기 반전된 입력 클럭을 클럭단으로 입력받아 출력 신호를 상기 계수 수단(47)의 클리어 신호로 제공하는 제1D－플립플롭(49) ; 상기 계수 수단(47)의 출력 신호를 데이터 입력단으로 입력받고 상기 반전된 입력 클럭을 클럭 입력단으로 입력받는 제2D－플립플롭(410) ; 상기 제1D－플립플롭(49)의 출력을 클럭으로 입력받아 상기 직/병렬 변환 수단(41)의 출력 데이터를 래치하는 제1래치 수단(42) ; 상기 제2D－플립플롭(410)의 출력을 클럭으로 입력받아 상기 제1래치 수단(42)의 출력 데이터를 래치하는 제2래치 수단(43) ; 및 외부의 기준 클럭을 클럭단으로 입력받고, 상기 프레임 동기 수단(11) 외부의 제1제어 신호(로드 신호)에 따라 상기 제2래치 수단(43)의 출력 데이터를 직렬로 변환하여 출력하는 병/직렬 변환 수단(44)을 구비하는 것을 특징으로 하는 클럭의 위상차 및 프레임 정렬을 위한 비트 동기회로