고속의 비트 속도를 가진 데이타를 비트 동기 회로를 이용하여 다수의 입력 병렬 데이타를 안정되게 다중화시키는 다중화장치에 있어서, 입력되는 바이트 클럭과 자체 구동 비트 클럭이 서로 종속적인 관계를 가지도록 비트 동기를 갖추고, 상기 비트 클럭의 상승천이를 이용하여 바이트 클럭을 리타이밍하여, 리타이밍된 바이트 클럭과 비트 클럭을 제공하기 위한 비트 동기 수단(30)과, 상기 비트 동기 수단(30)과 연결되어 그 출력인 리타이밍된 바이트 클럭의 상승천이를 이용하여 다수의 입력 병렬 데이타를 리타이밍하여 리타이밍된 병렬 데이타를 출력하기 위한 리타이밍 수단(34)과, 상기 비트 동기 수단(30)으로부터 리타이밍된 바이트 클럭과 비트클럭의 상승천이를 이용하여, 상기 리타이밍된 병렬데이타의 직렬변환 시점을 제공하는 로드 펄스를 발생시키기 위한 병렬 로드 펄스 발생 수단(35) 및, 상기 병렬 로드 펄스 발생수단(35)과 상기 비트 동기 수단(30) 및 상기 리타이밍 수단(34)에 각각 연결되어, 상기 로드 펄스를 발생시키는 상기 비트 클럭의 상승천이의 다음 상승천이점부터 상기 리타이밍된 병렬 데이타를 직렬 데이타로 변환시켜 출력하기 위한 병렬/직렬 변환수단(36)을 구비하는 것을 특징으로하는 고속 비트 데이타 다중화 장치

제1항에 있어서, 상기 비트 동기 수단(30)은, 바이트 클럭 펄스 천이와 비트 클럭 펄스의 하강천이와의 위상 관계를 비교하여 비교 클럭 펄스의 하강천이가 입력되는 바이트 클럭 천이보다 앞에서 발생하는지 또는 뒤에서 발생하는지를 구분하여 그 결과를 출력하고, 상기 비트 클럭을 이용하여 상기 바이트 클럭을 리타이밍하기 위한 위상 비교 및 리타이밍 수단(31)과 , 상기 위상 비교 및 리타이밍 수단(31)으로부터의 출력 신호를 저역 여파하여 직류성분을 포함하는 저역 주파수 성분만을 전압으로 출력하는 저역 여파 수단(32) 및, 상기 저역 여파 수단(32)의 출력 전압에 따라 위상 및 주파수가 변경되는 비트 클럭 펄스를 구동하여 상기 위상 비교 및 리타이밍 수단(31)으로 입력하는 전압 제어 발진 수단(33)을 포함하는 것을 특징으로 하는 고속 비트 데이타 다중화 장치

제2항에 있어서, 상기 위상 비교 수단(31)은, 상기 전압 제어 발진기의 비트 클럭을 수신하여 동상 및 역상 클럭 펄스로 발생시키는 드라이버(U1)와 데이타 입력단자(D)에 바이트 클럭이 입력되고 클럭 입력단자(CP)에 상기 드라이버(U1)의 출력중 동상 비트 클럭 펄스가 입력되어, 상기 바이트 클럭을 동상 및 역상 클럭으로 각각 리타이밍하는 제1D플립플롭(U2)과, 데아타 입력단자(D)에 바이트 클럭이 입력되고 클럭 입력단자(CP)에 상기 드라이버(U1)의 출력중 역상 비트 클럭 펄스가 입력되어 상기 바이트 클럭을 동상 및 역상 클럭으로 각각 리타이밍하는 제2D플립플롭(U3)과, 상기 바이트 클럭과 상기 제1D플립플롭(U2)의 비반전 출력(Q)을 배타적 논리합 및 배타적 부정논리합 연산을 하기 위한 제1배타적 논리합 및 배타적 부정논리합 수단(U4)과, 상기 제1D플립플롭(U2)의 비반전 출력(Q)과 상기 제2D플립플롭(U3)의 비반전 출력(Q)을 배타적 논리합 및 배타적 부정논리합 연산을 하기 위한 제2배타적 논리합 및 배타적 부정논리합(U5)과, 상기 제1배타적 논리합 및 배타적 부정논리합 수단(U5)의 배타적 부정논리합 출력과 상기 제2배타적 논리합 및 배타적 부정논리합(U4)의 배타적 논리합 출력을 부정논리합하기 위한 수단(U6) 및, 상기 제2배타적 논리합 및 배타적 부정논리합 수단(U5)의 배타적 부정논리합 출력과 상기 제1배타적 논리합 및 배타적 부정논리합 수단(U4)의 배타적 논리합 출력을 부정논리합하기 위한 수단(U7)을 포함하고 있으며, 상기 제1D플립플롭(U2)의 출력(Q)에서 리타이밍된 바이트 클럭을 출력하고, 상기 제1배타적 논리합 및 배타적 부정논리합수단(U4)의 배타적 논리합 출력이 상기 저역 여파수단(32)의 입력단에 연결된 것을 특징으로 하는 고속비트 데이타 다중화 장치