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외부로부터 클럭 신호와 마이크로 프로세서로 부터의 제어 신호(로드(Load), 시작/종료, 데이터(D0~Dn), 쓰기 신호)를 입력받아 카운터의 주기를 결정하여 출력 어드레스 값(Q0~Qn)을 출력하고, 업/다운 신호와 리플 클럭 출력(RCO) 신호를 출력하는 업/다운 카운터 동작 수단(1), 초기 마이크로 프로세서의 데이터(D0~Dn)와 쓰기 신호를 통해 메모리에 초기값을 저장하고, 상기 업/다운 카운터 동작 수단(1)의 어드레스(Q1~Qn)를 입력받아 상기 업/다운 카운터 동작 수단(1)의 업/다운 신호에 의해 읽기와 쓰기를 반복하여 입력된 쉬프트시켜 출력하는 쉬프트 동작 수단(2), 상기 쉬프트 동작 수단(2)의 출력 Q0~Qd 와 업/다운 카운터 동작 수단(1)의 출력 어드레스(Q0~Qn)를 입력받아 각 어드레스에 할당된 궤환점을 설정하여 출력하고, 0어드레스의 최종 단의 값을 선택하여 상기 쉬프트 동작 수단(2)으로 출력하는 궤환점 설정 수단(3), 및 초기 동작시 모듈로-2 가산을 위한 데이터를 마아크로 프로세서로부터 입력받고, 상기 궤환점 설정 수단(3)의 출력을 입력받아 모듈로-2 가산을 수행하여 출력하는 모듈로-2 가산 동작 수단(4)을 구비한 것을 특징으로 하는 큰 차수를 갖는 선형 궤환 쉬프트 레지스터
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제1항에 있어서, 상기 업/다운 카운터 동작 수단(1)은, 마이크로 프로세서로부터 쓰기 신호에 의해 카운터의 주기 값인 초기 데이터(D0~Dn)를 랫치하는 랫치 수단(10), 상기 랫치 수단(10)의 출력과 상기 쉬프트 동작 수단(2)으로 출력되는 데이터를 비교하여 같아지면 펄스 신호를 출력하는 비교 수단(11), 상기 비교 수단(11)의 출력과 리플 클럭 출력(RCO) 신호를 논리곱하여 출력하는 제1 논리곱 게이트 수단(12), 상기 비교 수단(11)의 출격과 마이크로 프로세서의 로드 제어 신호를 논리곱하여 출력하는 제2 논리곱 게이트 수단(13), 상기 제1 논리곱 게이트 수단(12)의 출력을 입력받아 업/다운 신호를 출력하는 토글 플립플곱 수단(14), 및 외부로부터 클럭을 입력받고, 마이크로 프로세서로부터 시작/종료 신호를 인에이블 단자에 입력받고, 상기 제2 논리곱 게이트 수단(13)의 출력을 로드 단자에, 상기 토글 플립플롭 수단(14)의 업/다운 신호를 업/다운 단자에 입력받고, 상기 랫치 수단(10)의 출력을 데이터 단자에 입력받아 카운트하여 차수 결정을 위한 어드레스(Q0~Qn)를 출력하고, 리플 클럭 출력(RCO)을 상기 제1 논리곱 게이트 수단(12)에 출력하는 업/다운 카운트 수단(15)을 구비한 것을 특징으로 하는 큰 차수를 갖는 선형 궤환 쉐프트 레지스트
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제1항에 있어서, 상기 쉬프트 동작 수단(2)은, 마이크로 프로세서의 읽기 신호와 외부의 클럭 신호를 논리곱하여 출력하는 제1 논리곱 게이트 수단(20), 업/다운 카운터 동작 수단(1)의 업/다운 신호와 외부의 클럭을 부정 논리곱하여 출력하는 부정 논리곱 게이트 수단(21), 상기 부정 논리곱 게이트 수단(21)의 출력과 마이크로 프로세서의 쓰기 신호를 논리곱하여 출력하는 제2 논리곱 게이트 수단(22), 마이크로 프로세서의 시작/종료 신호와 인에이블 신호를 논리곱하여 출력하는 제3 논리곱 게이트 수단(23), 업/다운 카운터 동작 수단(1)의 어드레스를 입력받아 상기 제1 논리곱 게이트 수단(20)의 읽기 신호와 상기 제2 논리곱 게이트 수단(22)의 쓰기 신호, 상기 제3 논리곱 게이트 수단(23)의 인에이블 신호의 제어에 의해 입력된 데이터를 출력하는 메모리 수단(24), 상기 제1 논리곱 게이트 수단(20)의 읽기 신호를 반전시켜 출력하는 인버터 수단(25); 상기 메모리 수단(24)의 출력을 상기 제1 논리곱 게이트 수단(20)의 출력 신호에 의해 랫치하여 상기 인버터 수단(25)의 출력 신호에 의해 출력하고, 출력 데이터를 피드백 받아 쉬프트 동작을 수행하는 랫치 수단(26); 및 상기 랫치 수단(26)의 마지막 단의 출력을 버퍼링하여 업/다운 신호에 의해 상기 메모리 수단(24)의 첫 번째 데이터 출력단에 출력하는 버퍼 수단(27)을 구비한 것을 특징으로 하는 큰 차수를 갖는 선형 궤환 쉬프트 레지스터
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제1항에 있어서, 상기 궤환점 설정 수단(3)은, 마이크로 프로세서의 인에이블 신호와 업/다운 카운터 동작 수단(1)의 업/다운 신 호를 논리곱하여 인에이블 신호를 출력하는 논리곱 게이트 수단(30), 업/다운 카운터 동작 수단(1)의 어드레스 데이터를 상기 논리곱 게이트 수단(30)의 인에이블 신호와 외부의 클럭 신호, 그리고 마이크로 프로세서의 쓰기 신호에 의해 저장하여 출력하는 메모리 수단(31), 상기 메모리 수단(31)의 출력과 쉬프트 동작 수단(2)의 출력 데이터를 입력받아 선택하여 출력하는 선택 수단(32), 마이크로 프로세서로부터 쓰기 신호에 의해 쉬프트 동작 수단(2)의 마지막 출력단의 설정을 위한 데이터를 랫치하여 선택 신호를 출력하는 랫치 수단(33), 상기 쉬프트 동작 수단(2)의 출력 데이터를 상기 랫치 수단(33)의 선택 신호에 의해 선택하여 출력하는 MUX 수단(34), 상기 MUX 수단(34)의 출력을 버퍼링하여 업/다운 카운터 동작 수단(1)의 리플 클럭 출력(RCO) 신호의 제어에 의해 출력하는 제1 버퍼링 수단(35)
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제 1 항에 있어서, 상기 모듈로-2 가산 동작 수단(4)은 외부의 클럭 신호를 반전하여 읽기 신호를 반전하여 읽기 신호를 출력하는 제1 인버터 수단(41); 마이크로 프로세서의 인에이블 신호와 업/다운 카운터 동작 수단(1)의 업/다운 신호를 논리곱하여 인에이블 신호를 출력하는 논리곱 게이트 수단(42), 궤환점 설정 수단(3)의 출력을 마이크로 프로세서의 쓰기 신호, 상기 논리곱 게이트 수단(42)의 인에이블 신호, 상기 제1 인버터 수단(41)의 읽기 신호에 의해 저장하여 마이크로 프로세서의 값에 의해 데이터를 출력하는 메모리 수단(43), 업/다운 카운터 동작 수단(1)의 업/다운 신호를 반전시켜 리셋 신호를 출력하는 제2 인버터 수단(44), 상기 제2 인버터 수단(44)의 리셋 신호에 의해 리셋되고, 상기 메모리 수단(43)의 출력을 입력받아 출력하는 토글 플립플롭 수단(45); 상기 토글 플립플롭 수단(45)의 출력을 입력받아 출력하는 플립플롭 수단(46), 및 상기 플립플롭 수단(46)의 출력을 버퍼링하여 업/다운 카운터 동작 수단(1)의 리플 클럭 출력(RCO) 신호에 의해 쉬프트 동작 수단(2)으로 출력하는 버퍼(47)을 구비한 것을 특징으로 하는 큰 차수를 갖는 선형 궤환 쉬프트 레지스터
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