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송신 데이타를 보안장치에서 암호화할 수 있는 속도로 정합하기 위해 직렬로 입력되는 데이타 단말장치로부터의 데이타를 병렬로 변환하여 주기 위한 직렬/병렬 변환 및 수신회로부(31); 상기 직렬/병렬 변환 및 수신회로부(31)로 부터 전달받은 병렬 데이타를 다시 직렬 데이타로 변환하여 속도 정합하여 제공하는 병렬/직렬 변환회로부(32); 상기 병렬/직렬 변환회로부(32)로 부터의 데이타를 암호화 하기 위해 암호화 알고리즘을 수행하는 신호 처리 소자 송신부(33); 상기 신호 처리 소자 송신부(33)에서 암호화하여 직렬 송신 단자에서 직렬로 송신하는 데이타를 수신하여 병렬 데이타로 출력하는 직렬/병렬 변환 회로부(34); 상기 직렬/병렬 변환 회로부(34)로 부터 수신한 데이타를 망으로 전송하기 위한 속도로 정합하여 주는 병렬/직렬 변환 및 송신 회로부(35); 데이타 회선 종단 장치(모뎀)가 송출하는 전송 준비 완료 신호(CTS)를 감지하여 이를 데이타 단말장치로 송출하는 전송 준비 완료 신호 감지 및 송출 회로(37); 및 상기 전송 준비 완료 신호 감지 및 송출 회로(37)가 전송 준비 완료 신호를 수신하면, 수신측에서 데이타 복호화시에 사용하도록 송신 데이타 암호화시에 사용한 초기화 값을 상기 신호처리 소자 송신부(33)와 망으로 송출하는 초기화 값 송출회로(36)를 포함하는 것을 특징으로 하는 송신측 데이타 보안장치
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제1항에 있어서, 상기 직렬/병렬 변환 회로부 및 수신 회로부(31)는 64비트 쉬프트 레지스터로 구성되어 데이타 단말 장치가 송신하는 9600bps 속도의 비동기 직렬 데이타의 시작 비트의 하강 모서리를 기준으로 수신하는 것을 특징으로 하는 송신측 데이타 보안장치
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제2항에 있어서, 상기 병렬/직렬 데이타 변환부(32)에서는 병렬로 전달받은 64비트의 데이타를 614KHz 클럭으로 트리거링하여 상기 신호처리소자 송신부(33)로 64비트 단위로 출력하도록 구성된 것을 특징으로 하는 송신측 데이타 보안장치
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제3항에 있어서, 상기 신호 처리 소자 송신부(33)는 입력되는 데이타를 미국 표준 데이타 암호화 방식인 DES(Data Encryption Standard) 알고리즘으로 데이타를 암호화하도록 구성되는 것을 특징으로 하는 송신측 데이타 보안장치
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제4항에 있어서, 상기 직렬/병렬 변환 회로부(34)는 신호처리 소자 송신부(33)로 부터 직렬로 입력되는 데이타를 614KHz로 트리거링하여 입력받아 64 비트 단위의 병렬 데이타로 출력하도록 구성되는 것을 특징으로 하는 송신측 데이타 보안장치
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제5항에 있어서, 상기 병렬/직렬 변환 및 송신 회로부(35)에서는 상기 직렬/병렬 변환회로부(34)로 부터 전달 받은 64 비트의 병렬 데이타를 9600KHz 속도의 클럭으로 망으로 전송하도록 구성되는 것을 특징으로 하는 송신측 데이타 보안장치
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데이타회선 종단장치(모뎀)로 부터 수신하는 데이타를 복호화할 수 있는 속도로 정합하여 주기 위하여 직렬로 입력되는 데이타를 병렬로 변환하는 제1 직렬/병렬 변환 회로부(39); 상기 제1 직렬/병렬 변환회로부(39)로 부터 전달받은 병렬 데이타를 다시 직렬로 변환하여 복호화를 위해 출력하는 병렬/직렬 변환 회로부(41); 반송파 검출신호를 검출하여 데이타 단말장치로 전달하는 반송파 검출 및 송출 회로(38); 상기 반송파 검출 및 송출회로(38)에서 반송파를 검출하면 송신측에서 암호화시 사용한 초기화 값을 수신하여 전달하는 초기화값 수신회로(40); 상기 초기화값 수신회로(40)로부터의 초기화 값과 병렬/직렬 변환회로부(41)의 출력 데이타를 입력받아 송신측에서 암호화한 데이타를 복호화하여 제공하는 신호처리소자 수신부(42); 상기 신호처리소자 수신부(42)에서 복호화하여 직렬로 송신하는 데이타를 병렬로 변환하여 주는 제2 직렬/병렬 변환 회로부(43); 및 상기 제2 직렬/병렬 변환 회로부(43)로 부터 병렬로 수신한 데이타를 데이타 단말장치가 수신할 수 있는 직렬 데이타 스트림으로 변환하여 전송하여 주는 병렬/직렬 변환 회로 및 수신회로부(44) 를 포함하는 수신측 데이타 보안장치
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제7항에 있어서, 상기 제1 직렬/병렬 변환 회로부(39)는 데이타 회선 종단 장치로 부터 직렬로 입력되는 9600 bps속도의 비동기 데이타를 64비트 단위로 수신하도록 64비트의 쉬프트 레지스터로 구성된 것을 특징으로 하는 수신측 데이타 보안장치
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제8항에 있어서, 상기 병렬/직렬 데이타 변환부(41)는 병렬로 전달 받은 64비트의 데이타를 614KHz 클럭으로 트리거링하여 입력받아 64비트 단위로 출력하도록 구성되는 것을 특징으로 하는 수신측 데이타 보안장치
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제9항에 있어서, 상기 제2 직렬/병렬 변환 회로부(43)는 64비트의 쉬프트 레지스터로 구성되어 신호 처리 소자 수신부(42)로 부터의 출력 데이타를 614KHz의 속도로 수신하며 수신한 데이타가 64비트가 되면 이를 병렬로 변환하여 출력하도록 하는 것을 특징으로 하는 수신측 데이타 보안장치
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제10항에 있어서, 상기 병렬/직렬 변환 및 수신 회로부(44)는 64비트 쉬프트 레지스터를 포함하여 제2 직렬/병렬 변환 회로부(43)로 부터 전달받은 64비트의 병렬 데이타를 데이타 단말 장치가 수신할 수 있는 9600bps 속도의 비동기 직렬 데이타로 변환하여 출력하도록 구성되는 것을 특징으로 하는 수신측 데이타 보안장치
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