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수평형 이중 확산 전력 소자의 제조 방법

  • 기술번호 : KST2015076292
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 MOS 전력 소자의 제조 방법에 관한것으로서 높은 항복 전압을 갖는 고전압 전력 소자에서 문제점으로 지적되는 채널과 드리프트 영역의 높은 온 저항값을 감소시킬 수 있는 전력 소자의 구조 및 소자의 제작 방법을 제시하였는데 그 방법은 드리프트 영역 표면에 얇은 P층을 새로운 방법으로 형성시켜 소오스와 연결시킨 이중 RESURF원리를 이용함으로써 온 저항값을 크게 개선할 수 있으며, 더욱이 P층 위에 기존의 로코스를 이용한 필드 산화막의 형성 대신에 CVD경사 식각방법을 이용함에 따라 P층의 농도 및 접합 깊이 조절이 용이하며 따라서 온 저항, 항복 전압 및 스텝 커버러지도 향상시킨다.
Int. CL H01L 21/02 (2006.01)
CPC
출원번호/일자 1019970055546 (1997.10.28)
출원인 한국전자통신연구원
등록번호/일자 10-0249505-0000 (1999.12.27)
공개번호/일자 10-1999-0034065 (1999.05.15) 문서열기
공고번호/일자 (20000315) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.10.28)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 구진근 대한민국 대전광역시 유성구
2 남기수 대한민국 대전광역시 유성구
3 김종대 대한민국 대전광역시 유성구
4 김상기 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 펜드래건 일렉트로닉스 앤드 텔레커뮤니케이션즈 리서치 엘엘씨 미국 워싱턴 ***** 커클랜드 캐럴란 포인트 *
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1997.10.28 수리 (Accepted) 1-1-1997-0175931-15
2 출원심사청구서
Request for Examination		 1997.10.28 수리 (Accepted) 1-1-1997-0175933-17
3 대리인선임신고서
Notification of assignment of agent		 1997.10.28 수리 (Accepted) 1-1-1997-0175932-61
4 등록사정서
Decision to grant		 1999.12.17 발송처리완료 (Completion of Transmission) 9-5-1999-0382114-56
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

제1도전형의 반도체층의 소정 영역에 제2도전형의 드리프트 영역을 형성하는 단계;

상기 드리프트 영역의 소정 부위를 마스킹하고 열산화하여 절연막을 형성하는 단계;

상기 마스킹된 부위의 상기 드리프트 영역에 제1도전형 도핑층을 형성하는 단계;

상기 절연막을 제거하는 단계;

상기 반도체층과 상기 제1도전형 도핑층 및 상기 드리프트 영역의 각 소정 부위를 노출시키도록, 화학기상증착 방법으로 절연막을 증착 및 식각을 실시하는 단계;

게이트 전극을 형성하는 단계; 및

상기 노출된 반도체층에 소스를 형성하고, 상기 노출된 드리프트 영역 상에 드레인을 형성하는 단계

를 포함하여 이루어지는 반도체 소자의 제조 방법

2 2

제1항에 있어서,

상기 소스 및 드레인을 형성하는 단계 이후에

층간절연막을 형성하는 단계; 및

상기 층간절연막을 식각하여 상기 소스영역과 상기 제1도전형의 도핑층을 연결하는 전도막을 형성하는 단계

를 더 포함하여 이루어지는 반도체 소자의 제조 방법

3 3

제1항에 있어서,

상기 화학기상증착 절연막은

200Å 내지 500Å의 산화막, 5000Å 내지 8000Å의 어닐링된 제1TEOS산화막, 2000Å 내지 3000Å의 제2TEOS 산화막이 차례로 적층된 다층의 화학 기상 증착 절연막인 반도체 소자의 제조 방법

4 4

제3항에 있어서,

상기 산화막, 제1TEOS산화막, 제2TEOS산화막은

상기 HF용액에 대하여 순차적으로 다른 식각비를 나타내는 반도체 소자의 제조 방법

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1 US6087232 US 미국 DOCDBFAMILY
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