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대칭키 암호용 고속 (7, 3) 덧셈기

  • 기술번호 : KST2015077192
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 대칭키 암호의 빠른 연산을 위해 요구되는 고속 곱셈기에서 곱셈 연산시 부분곱의 수를 줄이기 위한 대칭키 암호용 고속 (7, 3) 덧셈기에 관한 것이다. 본 발명은 종래의 Wallace, Dadda 및 Swartzlander에서 설계된 (7, 3) 덧셈기에 비해서 단순 게이트들을 사용하여 구성되었고, 또한 7개의 입력에 대하여 합(S) 출력 1개와, 2 웨이트와 4웨이트를 각기 갖는 캐리(C1, C2)를 출력하는 구성으로 되어 있다. 이에 따른 본발명의 (7,3) 덧셈기는 Swartzlander의 (7,3) 덧셈기 보다 50%, Mehta의 (7,3) 덧셈기 보다 25%의 성능(속도) 개선을 꾀할 수 있게 된다.
Int. CL G06F 7/52 (2006.01)
CPC G06F 7/5318(2013.01) G06F 7/5318(2013.01)
출원번호/일자 1019990021571 (1999.06.10)
출원인 한국전자통신연구원
등록번호/일자 10-0403938-0000 (2003.10.20)
공개번호/일자 10-2001-0002008 (2001.01.05) 문서열기
공고번호/일자 (20031101) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2000.08.29)
심사청구항수 1

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 서정욱 대한민국 대전광역시유성구
2 이상흥 대한민국 대전광역시서구

대리인

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번호 이름 국적 주소
1 권태복 대한민국 서울시 강남구 테헤란로*길 **, *층 (역삼동, 청원빌딩)(아리특허법률사무소)
2 이화익 대한민국 서울시 강남구 테헤란로*길** (역삼동,청원빌딩) *층,***,***호(영인국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원서
Patent Application		 1999.06.10 수리 (Accepted) 1-1-1999-0059465-21
2 출원심사청구서
Request for Examination		 2000.08.29 수리 (Accepted) 1-1-2000-0181802-37
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
5 선행기술조사의뢰서
Request for Prior Art Search		 2002.12.12 수리 (Accepted) 9-1-9999-9999999-89
6 선행기술조사보고서
Report of Prior Art Search		 2002.12.18 수리 (Accepted) 9-1-2002-0031210-12
7 의견제출통지서
Notification of reason for refusal		 2003.02.28 발송처리완료 (Completion of Transmission) 9-5-2003-0074726-38
8 의견서
Written Opinion		 2003.04.24 수리 (Accepted) 1-1-2003-0146753-36
9 복대리인 선임 신고서
Report on Appointment of Sub-agent		 2003.04.24 수리 (Accepted) 1-1-2003-0146752-91
10 명세서 등 보정서
Amendment to Description, etc.		 2003.04.24 보정승인 (Acceptance of amendment) 1-1-2003-0146750-00
11 등록결정서
Decision to grant		 2003.10.13 발송처리완료 (Completion of Transmission) 9-5-2003-0401182-83
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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매우 큰 수를 사용하는 암호 프로세서의 곱셈시에 사용하는 대칭키 암호용 고속 (7,3) 덧셈기에 있어서,

2 입력의 NAND를 수행하기 위한 ND2 수단(10), 4 입력을 AND 및 OR하기 위한 AO24 수단(11), 3 입력을 AND 및 OR하기 위한 AO23 수단(12), 4 입력을 AND 및 OR하기 위한 AO24 수단(13), 3 입력의 NAND를 수행하기 위한 ND3 수단(14) 및 2 입력의 NOR를 수행하기 위한 NR2 수단(15)의 각 출력을 입력으로 하여 OR 및 AND를 수행하는 OA23수단(21)과,

ND2수단(16)의 출력과 상기 AO23수단(12)의 출력인 2 입력의 NOR를 수행하기 위한 NR2 수단(22), 이 NR2 수단(22)과 상기 OA23수단(21)으로부터의 두 입력을 받아 NOR를 수행하기 위한 NR2 수단(25)과,

4 입력의 NAND를 수행하기 위한 ND4 수단(20), 4 입력의 NOR를 수행하기 위한 NR4 수단(19), 4 입력을 AND 및 OR하기 위한 AO34 수단(18), 3 입력의 NOR를 수행하기 위한 NR3 수단(17), 상기 AO34 수단(18)과 NR3 수단(17)로부터의 2 입력을 NOR하기 위한 NR2수단(23), 상기 ND4수단(20)의 출력을 인버팅하는 INV 수단(24), 상기 NR2수단(23)과 상기 INV 수단(24)과 상기 NR4 수단(19)으로부터의 3 입력을 받아 NOR를 수행하기 위한 NR3 수단(26)과,

상기 NR2수단(25)과 상기 NR3 수단(26)으로부터의 2입력을 받아 NAND를 수행하기 위한 ND2 수단(27)으로 구성되어, 캐리 C2를 출력하는 제 1 캐리 출력 수단;

3입력을 NOR수행하기 위한 NR3수단(31), 8입력을 AND 및 OR수행하기 위한 AO34수단(32), 이 NR3수단(31)과 AO34수단(32)의 두 출력을 NOR 하기 위한 NR2(48)과,

3입력을 NAND 수행하기 위한 ND3 수단(33), 8입력을 AND 및 OR 수행하기 위한 AO34수단(34), 이 ND3 수단(33)과 AO34수단(34)의 두 출력을 NOR 수행하기 위한 NR2수단(49)과,

XO2(81)의 출력을 인터팅하는 INV 수단(84), 4입력을 NAND하기 위한 ND4수단(35), 상기 INV 수단(84)과 상기 ND4수단(35)의 두 출력을 NOR하기 위한 NR2(54)과,

4입력을 NAND 수행하기 위한 ND4수단(36), 6 입력을 AND 및 OR 수행하기 위한 AO23수단(37), 이 ND4수단(36)과 AO23수단(37)의 출력인 2입력을 NOR하기 위한 NR2수단(55)과,

상기 NR2수단(48, 49, 54, 55)으로부터의 4 출력을 입력으로 하여 NOR를 수행하는 NR4수단(57)과,

6 입력을 AND 및 OR하기 위한 AO42 수단(38), 3 입력을 AND 및 OR하기 위한 AO23 수단(39), 4 입력의 NAND를 수행하기 위한 ND4 수단(40), 3 입력의 NAND를 수행하기 위한 ND3 수단(41), 5 입력을 AND 및 OR하기 위한 AO32 수단(42), 4 입력을 AND 및 OR하기 위한 AO33 수단(43), 3 입력의 NAND를 수행하기 위한 ND3 수단(44), 상기 AO42수단(38)과 AO23수단(39)으로부터의 2 입력을 받아 NOR를 수행하기 위한 NR2수단(50), 상기 AO23수단(37)과 ND4수단(40)으로부터의 2입력을 받아 NOR를 수행하기 위한 NR2수단(51), 상기 ND3수단(41)과 상기 AO33수단(43)으로부터의 2입력을 받아 NOR를 수행하기 위한 NR2수단(52), 상기 AO32수단(42), AO33수단(43) 및 ND3수단(44)으로부터의 3입력을 받아 AND 및 OR하기 위한 AO21수단(53), 상기 NR2수단(50, 51, 52)과 AO21수단(53)으로부터의 4입력을 받아 NOR를 수행하기 위한 NR4수단(59)과,

상기 AO23수단(12)과 ND4수단(20)으로부터의 2 입력을 받아 NOR를 수행하기 위한 NR2수단(45), 상기 ND2수단(16)과 상기 ND3수단(44)으로부터의 2 입력과 2 입력을 받아 AND 및 OR를 수행하기 위한 AO02수단(46), 3입력을 NAND를 하기 위한 ND3수단(47), 상기 AO34수단(18)과 ND3수단(47)으로부터의 2 입력을 NOR하기 위한 NR2수단(56), 상기 NR2수단(45), 상기 AO02수단(46) 및 상기 NR2수단(56)으로부터의 3입력을 NOR 수행하기 위한 NR3수단(58)과,

상기 NR4수단(57), NR3수단(58) 및 NR4수단(59)으로부터의 3입력을 NAND 수행하기 위한 ND3수단(60)으로 구성되어, 캐리 C1을 출력하는 제 2 캐리 출력수단; 및

2 입력을 각기 NOR하는 XO2수단(81, 82, 83), XO2수단(81)과 XO2수단(82)으로부터의 2 입력을 NOR하는 XO2수단(85), XO2수단(83)과 1 입력을 NOR하는 XO2수단(86), XO2수단(85)와 XO2수단(86)으로 부터의 2입력을 NOR하는 XO2수단(87)으로 구성되어, 합 S를 출력하는 합 출력수단으로 구성된 것을 특징으로 하는 대칭키 암호용 고속 (7, 3) 덧셈기

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.