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곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기위한 연산 회로

  • 기술번호 : KST2015077909
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 전자 회로 기술에 관한 것으로, 특히 곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기 위한 연산 회로에 관한 것이며, 곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기 위한 연산 회로를 구현함에 있어서, 하드웨어 크기를 증가시키지 않으면서 고속 동작을 실현할 수 있도록 하는 것을 목적으로 한다. 본 발명은 승수와 피승수를 입력으로 하는 곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기 위한 연산 회로에 있어서, 상기 승수와 상기 피승수에 의해 다수의 부분곱을 발생시키기 위한 부분곱 생성부; 상기 다수의 부분곱과 상기 입력신호를 동시에 가산하여 부분합과 캐리를 출력하기 위한 부분곱 가산부; 및 상기 부분곱 가산부의 부분합과 캐리를 최종적으로 더하여 곱셈값을 출력하기 위한 캐리 전파 가산부를 구비한다. 즉, 본 발명은 곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기 위한 연산 회로를 구현함에 있어서, 곱셈기와 가산기 또는 감산기를 효율적으로 결합시킴으로써, 다시 말해 곱셈기의 부분곱 가산기에 곱셈기의 출력과 연결된 가산기 또는 감산기를 결합시킴으로써 전체 동작 속도에 가장 큰 영향을 끼치는 캐리 전파 가산기의 개수를 줄임으로써 연산 회로의 고속 동작을 실현한다.곱셈기, 부분곱 가산기, 캐리 전파 가산기, 임계 경로, 동작 속도
Int. CL G06F 7/52 (2006.01)
CPC G06F 7/5312(2013.01) G06F 7/5312(2013.01)
출원번호/일자 1020000080909 (2000.12.22)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2002-0051302 (2002.06.28) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2004.02.17)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박기혁 대한민국 인천광역시동구
2 엄낙웅 대한민국 대전광역시유성구
3 김대용 대한민국 대전광역시중구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2000.12.22 수리 (Accepted) 1-1-2000-0277278-85
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
4 명세서 등 보정서
Amendment to Description, etc.		 2004.02.17 보정승인 (Acceptance of amendment) 1-1-2004-0065114-94
5 출원심사청구서
Request for Examination		 2004.02.17 수리 (Accepted) 1-1-2004-0065093-12
6 의견제출통지서
Notification of reason for refusal		 2005.09.30 발송처리완료 (Completion of Transmission) 9-5-2005-0492518-11
7 지정기간연장신청서
Request for Extension of Designated Period		 2005.11.29 수리 (Accepted) 1-1-2005-0694890-16
8 거절결정서
Decision to Refuse a Patent		 2006.04.03 발송처리완료 (Completion of Transmission) 9-5-2006-0193940-19
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

승수와 피승수를 입력으로 하는 곱셈기의 출력과 하나 이상의 입력신호를 가산/감산하기 위한 연산 회로에 있어서,

상기 승수와 상기 피승수에 의해 다수의 부분곱을 발생시키기 위한 부분곱 생성부;

상기 다수의 부분곱과 상기 입력신호를 동시에 가산하여 부분합과 캐리를 출력하기 위한 부분곱 가산부; 및

상기 부분곱 가산부의 부분합과 캐리를 최종적으로 더하여 곱셈값을 출력하기 위한 캐리 전파 가산부

를 구비하는 연산 회로

2 2

제1항에 있어서,

상기 입력신호는,

2의 보수변환된 신호인 것을 특징으로 하는 연산 회로

3 3

제1항 또는 제2항에 있어서,

상기 부분곱 가산부는,

다중 입력 병렬 가산기로 구현하는 것을 특징으로 하는 연산 회로

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.