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능동 도파로와 수동 도파로를 효율적으로 결합시키고 도파로 진행 손실을 최소화하기 위하여, 제1 도전형 기판 상에 띠 모양의 활성층 및 이에 직접연결(direct butt coupling)되는 띠 모양의 수동층을 형성하는 단계; 수동 도파로가 형성되도록 상기 수동층 주변에 비도핑 클래드층을 형성하면서, 상기 활성층 주변에는 이온주입없이 BRS(Buried Ridge Stripe)형 전류차단층을 형성하는 단계; 및 상기 수동 도파로와 결합하는 능동 도파로가 형성되도록 상기 전류차단층이 형성된 결과물 상에 제2 도전형 전류주입층을 형성하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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제1항에 있어서, 상기 활성층 및 수동층을 형성하는 단계는, 상기 기판 상에 제1 도전형 버퍼층, 활성층용 제1 층, 및 제2 도전형 제1 보호층을 순차적으로 성장시키는 단계; 상기 버퍼층의 상면 일부가 노출되도록 상기 제1 보호층 및 활성층용 제1 층을 식각하는 단계; 상기 노출된 버퍼층 상에 상기 활성층용 제1 층의 측벽과 만나는 수동층용 제2 층을 선택적으로 성장시킨 다음, 상기 수동층용 제2 층 상에 비도핑 제2 보호층을 성장시키는 단계; 및 상기 버퍼층의 상면 일부가 노출되면서 활성층 및 그 상부의 보호층, 수동층 및 그 상부의 보호층이 일정한 폭을 갖는 띠 모양으로 형성되도록, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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제2항에 있어서, 상기 비도핑 클래드층을 형성하면서 BRS형 전류차단층을 형성하는 단계는, 상기 활성층 및 그 상부의 보호층, 수동층 및 그 상부의 보호층을 피복하며 상기 활성층 및 수동층보다 넓은 폭을 갖는 제1 마스크를 형성하는 단계; 상기 제1 마스크를 식각 마스크로 이용하여 상기 버퍼층을 약간 식각하는 단계; 상기 수동층 측벽 및 그 상부의 보호층이 노출되도록 상기 제1 마스크를 패터닝하여 제2 마스크를 형성하는 단계; 비도핑 클래드층 겸 제1 전류차단층용 막질을 상기 제2 마스크로 피복되지 않은 곳에만 선택적으로 형성하는 단계; 상기 비도핑 클래드층 겸 제1 전류차단층용 막질 상에 제2 도전형 제2 전류차단층 및 제1 도전형 제3 전류차단층을 순차적으로 성장시키는 단계; 및 상기 제2 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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4
제3항에 있어서, 상기 버퍼층을 약간 식각하는 단계에서, 상기 버퍼층의 식각 깊이는 약 2㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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5
제1항에 있어서, 상기 전류차단층으로서 비도핑 InP, 제2 도전형 InP 및 제1도전형 InP의 삼중막을 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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제5항에 있어서, 상기 비도핑 InP의 두께는 1
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7
능동 도파로와 수동 도파로를 효율적으로 결합시키고 도파로 진행 손실을 최소화하면서 모드 변환기용 도파로와 집적하기 위하여, 제1 도전형 기판 상에 제1 도전형 버퍼층, 모드 변환기용 수동층, 제1 도전형 공간층, 활성층용 제1 층, 및 제2 도전형 제1 보호층을 순차적으로 성장시키는 단계; 상기 공간층의 상면 일부가 노출되도록 상기 제1 보호층 및 활성층용 제1 층을 식각하는 단계; 상기 노출된 공간층 상에 상기 활성층용 제1 층의 측벽과 만나는 수동층용 제2 층을 선택적으로 성장시킨 다음, 상기 수동층용 제2 층 상에 비도핑 제2 보호층을 성장시키는 단계; 상기 공간층의 상면 일부가 노출되면서 활성층 및 그 상부의 보호층, 상기 활성층에 직접연결(direct butt coupling)되는 수동층 및 그 상부의 보호층이 띠 모양으로 형성되도록, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계; 상기 활성층 및 그 상부의 보호층, 상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층을 피복하며 상기 활성층 및 수동층보다 넓은 폭을 갖는 제1 마스크를 형성하는 단계; 상기 버퍼층의 상면 일부가 노출되도록 상기 제1 마스크를 식각 마스크로 이용하여 상기 공간층 및 모드 변환기용 수동층을 식각하면서 상기 노출된 버퍼층을 약간 식각하는 단계; 상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층이 노출되도록 상기 제1 마스크를 패터닝하여 제2 마스크를 형성하는 단계; 수동 도파로가 형성되도록 비도핑 클래드층 겸 제1 전류차단층용 막질을 상기 제2 마스크로 피복되지 않은 곳에만 선택적으로 형성하는 단계; 상기 비도핑 클래드층 겸 제1 전류차단층용 막질 상에 제2 도전형 제2 전류차단층 및 제1 도전형 제3 전류차단층을 순차적으로 성장시키는 단계; 및 상기 제2 마스크를 제거한 다음, 상기 수동 도파로와 결합하는 능동 도파로가 형성되도록 상기 제3 전류차단층이 형성된 결과물 상에 제2 도전형 전류주입층을 형성하는 단계를 포함하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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8
제1항 또는 제7항에 있어서, 상기 활성층으로서 벌크 InGaAsP, MQW(Multi Quantum Well) 또는 SCH(Separate Confinement Heterostructure)를 포함한 벌크 InGaAsP나 MQW를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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9
제1항 또는 제7항에 있어서, 상기 활성층에 직접연결되는 수동층으로서 벌크 InGaAsP 또는 MQW을 형성하는것을 특징으로 하는 단일집적 반도체광소자 제작방법
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제7항에 있어서, 상기 모드 변환기용 수동층으로서 상기 활성층 및 상기 활성층에 직접연결되는 수동층보다 밴드 갭이 큰 InGaAsP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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11
제3항 또는 제7항에 있어서, 상기 비도핑 클래드층 겸 제1 전류차단층용 막질로서 도핑되지 않은 InP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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12
제3항 또는 제7항에 있어서, 상기 비도핑 클래드층 겸 제1 전류차단층용 막질로서 Fe 첨가된 InP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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13
제7항에 있어서, 상기 제2 전류차단층 및 제3 전류차단층으로서 InP를 형성하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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14
제3항 또는 제7항에 있어서, 상기 비도핑 클래드층 겸 제1 전류차단층용 막질의 두께는 1
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15
제7항에 있어서, 상기 공간층의 도핑농도는 5 ×1017 cm-1 내지 1×1018 cm-1 인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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제7항에 있어서, 상기 공간층의 두께는 0
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제7항에 있어서, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계는, 상기 활성층 및 그 상부의 보호층, 상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층이 일정한 폭을 갖는 띠 모양으로 형성되도록 하는 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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18
제7항에 있어서, 상기 제1 보호층, 제2 보호층, 활성층용 제1 층 및 수동층용 제2 층을 식각하는 단계는, 상기 활성층 및 그 상부의 보호층은 일정한 폭을 갖는 띠 모양으로 형성하고, 상기 활성층에 직접연결되는 수동층 및 그 상부의 보호층은 활성층의 폭과 같은 폭으로 시작하여 최소폭이 0
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제7항에 있어서, 상기 공간층 및 모드 변환기용 수동층을 식각하여 남겨지는 공간층 및 모드 변환기용 수동층의 폭은 3 ㎛ 내지 8 ㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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20
제7항에 있어서, 상기 공간층 및 모드 변환기용 수동층을 식각하면서 상기 노출된 버퍼층을 약간 식각하는 단계에서, 상기 버퍼층의 식각 깊이는 약 2㎛인 것을 특징으로 하는 단일 집적 반도체 광소자 제작방법
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