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반도체 소자의 티형 게이트 제조방법

  • 기술번호 : KST2015080144
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계와, 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계와, 제2 언더컷이 형성되도록 노출된 부분의 상기 기판을 식각하는 단계와, 상기 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계와, 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어짐으로써, 실리콘 질화막의 습식 식각법을 통한 언더컷을 형성하여 게이트 저항을 감소시킬 수 있으며, 습식 및 건식 식각법의 혼합 사용으로 인한 게이트-소스, 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있는 효과가 있다. 반도체 소자, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성이온식각, 언더컷
Int. CL H01L 21/336 (2006.01)
CPC H01L 21/28114(2013.01) H01L 21/28114(2013.01)
출원번호/일자 1020040089452 (2004.11.04)
출원인 한국전자통신연구원
등록번호/일자 10-0582586-0000 (2006.05.16)
공개번호/일자 10-2006-0040208 (2006.05.10) 문서열기
공고번호/일자 (20060523) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2004.11.04)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 임종원 대한민국 대전 유성구
2 안호균 대한민국 대전 유성구
3 지홍구 대한민국 대전 유성구
4 장우진 대한민국 대전 서구
5 김해천 대한민국 대전 유성구
6 문재경 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2004.11.04 수리 (Accepted) 1-1-2004-0511415-16
2 공지예외적용주장대상(신규성,출원시의특례)증명서류제출서
Submission of Document Verifying Exclusion from Being Publically Known (Novelty, Special Provisions for Application)		 2004.11.05 수리 (Accepted) 1-1-2004-5175058-65
3 의견제출통지서
Notification of reason for refusal		 2006.02.27 발송처리완료 (Completion of Transmission) 9-5-2006-0115535-24
4 명세서등보정서
Amendment to Description, etc.		 2006.04.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0294930-18
5 의견서
Written Opinion		 2006.04.27 수리 (Accepted) 1-1-2006-0294932-09
6 등록결정서
Decision to grant		 2006.05.15 발송처리완료 (Completion of Transmission) 9-5-2006-0276853-14
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
(a) 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계;(b) 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계;(c) 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계;(d) 제2 언더컷이 형성되도록 상기 기판의 노출된 부분을 식각하는 단계;(e) 상기 제2 언더컷이 형성된 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계; 및(f) 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어진 반도체 소자의 티형 게이트 제조방법
2 2
제 1 항에 있어서, 상기 단계(b)에서 상기 노출된 부분의 절연막은 BOE 또는 BOE-HF 용액을 이용한 습식 식각법에 의해 30∼40％ 정도로 식각되며, 상기 잔류된 절연막은 상기 기판이 0
3 3
제 1 항에 있어서, 상기 단계(c)에서 상기 제2 감광막 패턴의 간격은 0
4 4
제 1 항에 있어서, 상기 단계(c)에서 상기 제2 감광막 패턴은 서로 다른 간격을 갖는 다층의 감광막 패턴을 순차적으로 적층되어 이루어진 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법
5 5
제 4 항에 있어서, 상기 다층의 감광막 패턴 중 최하층의 감광막 패턴의 간격은 상기 노출된 절연막의 간격보다 더 크게 형성되는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법
6 6
제 5 항에 있어서, 상기 최하층의 감광막 패턴의 간격은 0
7 7
제 1 항에 있어서, 상기 단계(d)에서 상기 제2 언더컷은 인산계열 용액을 이용하여 리세스 식각으로 형성되는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법
8 8
제 1 항에 있어서, 상기 단계(f)에서 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴은 리프트-오프 공정을 이용하여 제거되는 것을 특징으로 하는 반도체 소자의 티형 게이트 제조방법
9 9
제 1 항에 있어서, 상기 단계(e)에서 상기 기판이 0
10 9
제 1 항에 있어서, 상기 단계(e)에서 상기 기판이 0
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.