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복수의 프로세스 유닛을 구비하고 병렬 처리 데이터 패스 구조를 가지는 프로세스 유닛 어레이에 있어서, 상기 각 프로세스 유닛은,리셋 신호를 받고, 명령어 버스를 통해 입력되는 명령어를 제 1 클럭 신호에 동기하여 저장하는 명령어 레지스터;상기 제 1 클럭 신호 및 제 2 클럭 신호를 받고, 상기 명령어를 디코딩하며 상기 명령어에 상응하는 제 1, 제 2 및 제 3 제어 신호를 발생시키는 명령어 디코더;상기 리셋 신호를 받고, 상기 제 1 제어 신호에 응답하여 상기 디코딩된 명령어에 상응하는 레지스터 파일을 선택 및 제어하는 레지스터 파일;상기 제 1 및 제 2 클럭 신호를 받고, 상기 제 2 제어 신호에 응답하여 데이터 버스에 접속된 외부 메모리와의 데이터 입출력을 제어하며 상기 레지스터 파일과 데이터를 주고받는 인터페이스 유닛; 및상기 제 3 제어 신호에 응답하여 선택적으로 동작하고 그 출력을 상기 레지스터 파일에 각각 전달하는 제 1, 제 2 및 제 3 연산 로직 유닛을 포함하는 프로세스 유닛 어레이
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제 1 항에 있어서,상기 프로세스 유닛 각각은 상기 각 레지스터 파일에 데이터를 쓰거나 상기 외부 메모리에서 상기 레지스터 파일의 상기 데이터를 읽을 수 있도록 상기 명령어 버스에 의하여 제어되는 레지스터 파일 선택 신호 및 레지스터 입력 신호를 상기 명령어 디코더에 구비하는 프로세스 유닛 어레이
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제 1 항에 있어서,상기 프로세스 유닛 어레이는 응용에 따라서 동작하는 상기 프로세스 유닛을 결정할 수 있도록 상기 명령어 버스에 의하여 제어되는 프로세스 유닛 선택 신호 및 프로세스 유닛 입력 신호를 상기 각 프로세스 유닛 내의 상기 각 명령어 디코더에 구비하는 프로세스 유닛 어레이
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제 1 항에 있어서,상기 제 1 내지 제 3 연산 로직 유닛은 덧셈 유닛, 쉬프터 유닛 및 곱셈 유닛을 포함하며, 상기 명령어 버스에 의해 제어되는 상기 제 3 제어 신호 내의 복수의 연산 로직 제어 신호들의 조합에 의해 적어도 하나의 연산 로직 유닛이 선택적으로 동작하는 프로세스 유닛 어레이
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 각 프로세스 유닛은 하나의 상기 명령어 버스에 병렬 접속되며 상기 데이터 버스를 통해 상기 외부 메모리에 각각 접속되는 데이터 패스를 구비하는 프로세스 유닛 어레이
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 각 프로세스 유닛은 하나의 상기 명령어 버스에 병렬 접속되며 상기 데이터 버스를 통해 상기 외부 메모리에 각각 접속되는 데이터 패스를 구비하는 프로세스 유닛 어레이
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