| 1 |
1
기판상에 디커플링 커패시터를 형성하는 단계와, 콘택트를 통해 상기 디커플링 커패시터와 연결되며, 상기 디커플링 커패시터가 가려지도록 상기 디커플링 커패시터의 형성 영역 상부에 제1 금속층을 배치하는 단계와, 상기 제1 금속층 형성 영역 상부에 제2 금속층을 배치하는 단계를 포함하는되,상기 디커플링 커패시터는 PMOS 트랜지스터 구조물, NMOS 트랜지스터 구조물 또는 이들의 조합을 이용하는 반도체 집적회로의 전원선 레이아웃 방법
|
| 2 |
2
제1항에 있어서,상기 제1 금속층은 상기 제1 금속층을 관통하며 상기 제1 금속층과 절연되는 슬롯과, 상기 제1 금속층과 동일한 금속으로 상기 슬롯내부에 형성된 슬롯내 금속을 포함하는 반도체 집적 회로의 전원선 레이아웃 방법
|
| 3 |
3
제2항에 있어서,상기 슬롯내 금속은 비아를 통해 상기 제2 금속층과 연결되는 반도체 집적 회로의 전원선 레이아웃 방법
|
| 4 |
4
제3항에 있어서,상기 디커플링 캐패시터는 폴리 게이트를 포함하며, 상기 폴리 게이트는 콘택트를 통해 상기 슬롯내 금속과 연결되는 반도체 집적회로의 전원선 레이아웃 방법
|
| 5 |
5
삭제
|
| 6 |
6
제1항에 있어서, 상기 디커플링 커패시터가 PMOS 트랜지스터 구조물을 이용하는 경우, 상기 제1 금속층은 VDD 전원선으로 이용되며, 상기 제2 금속층은 GND 전원선으로 이용되는 반도체 집적 회로의 전원선 레이아웃 방법
|
| 7 |
7
제1항에 있어서,상기 디커플링 커패시터가 NMOS 트랜지스터 구조물을 이용하는 경우, 상기 제1 금속층은 GND 전원선으로 이용되며, 상기 제2 금속층은 VDD 전원선으로 이용되는 반도체 집적 회로의 전원선 레이아웃 방법
|
| 8 |
8
상기 제1항 내지 제4항 및 제6항 내지 제8항 중 어느 한 항에 따른 전원선 레이아웃 방법을 이용하여 제작된 반도체 집적 회로
|
