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곱셈누적연산을 수행하는 디지털 신호처리 장치로서, 복수의 제1 피연산자를 저장하는 제1 메모리;복수의 제2 피연산자를 저장하는 제2 메모리;병렬로 배치된 복수의 병렬 MAC 블록을 구비하며, 상기 병렬 MAC 블록을 이용하여 상기 제1 메모리로부터 병렬로 출력되는 제1 피연산자 및 상기 제2 메모리로부터 병렬로 출력되는 제2 피연산자에 대하여 병렬 MAC 연산을 수행하는 MAC 연산 수행부를 포함하되,상기 제1 메모리 및 상기 제2 메모리는 상기 복수의 제1 피연산자 및 상기 복수의 제2 피연산자를 상기 복수의 병렬 MAC 블록 각각에 병렬 출력하는 이중 포트 메모리를 포함하고,상기 MAC 연산 수행부에 구비된 MAC 블록은 MAC 연산 결과값을 저장하는 누적 레지스터; 상기 누적 레지스터에 저장된 값의 우향 쉬프트된 비트 수를 나타내는 지수값을 저장하는 지수 카운터; 상기 제1 메모리로부터 출력된 제1 피연산자와 상기 제2 메모리로부터 출력된 제2 피연산자에 대하여 곱셈을 수행하는 곱셈기; 상기 곱셈기의 출력값을 상기 지수값만큼 우향 쉬프트하는 제1 우향 쉬프터; 상기 제1 우향 쉬프터의 출력값과 상기 누적 레지스터에 저장된 값을 합산하며, 상기 합산 결과가 상기 누적 레지스터가 지원하는 비트폭을 초과할 경우 캐리를 출력하는 가산기; 및 상기 캐리가 발생한 경우 상기 합산 결과를 1비트 우향 쉬프트하는 제2 우향 쉬프터를 포함하되, 상기 지수 카운터는 상기 캐리가 발생한 경우 상기 지수값을 증가시키며, 상기 누적 레지스터는 상기 제2 우향 쉬프터의 출력값을 새로운 MAC 연산 결과값으로 저장하는 것을 특징으로 하는 디지털 신호처리 장치
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제 1 항에 있어서, 상기 제1 메모리 및 상기 제2 메모리는 2개의 이중 포트 메모리를 구비하며,상기 MAC 연산 수행부는 상기 제1 메모리에 구비된 2개의 이중 포트 메모리로부터 병렬 출력되는 4개의 제1 피연산자 및 상기 제2 메모리에 구비된 2개의 이중 포트 메모리로부터 병렬 출력되는 4개의 제2 피연산자에 대하여 병렬 MAC 연산을 수행하는 4개의 병렬 MAC 블록을 포함하는 것을 특징으로 하는 디지털 신호처리 장치
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제 2 항에 있어서, 상기 제1 메모리 및 상기 제2 메모리는 피연산자 어드레스의 최하위 비트가 '0'인 피연산자를 저장하는 제1 이중 포트 메모리; 및 피연산자 어드레스의 최하위 비트가 '1'인 피연산자를 저장하는 제2 이중 포트 메모리를 포함하는 것을 특징으로 하는 디지털 신호처리 장치
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삭제
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제 1 항에 있어서, 상기 MAC 연산 수행부는 상기 4개의 MAC 블록의 누적 레지스터에 저장된 4개의 MAC 연산 결과값을 합산하기 위한 산술처리기를 더 포함하는 것을 특징으로 하는 디지털 신호처리 장치
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제 5 항에 있어서, 상기 산술처리기는 상기 4개의 MAC 블록의 지수 카운터에 저장된 4개의 지수값 가운데 가장 큰 지수값과 해당 MAC 블록의 지수 카운터에 저장된 지수값의 차이만큼 상기 4개의 MAC 블록의 MAC 연산 결과값을 우향 쉬프트하는 쉬프트 수단; 및상기 쉬프트 수단에서 우향 쉬프트된 4개의 MAC 연산 결과값을 합산하는 합산 수단을 포함하는 것을 특징으로 하는 디지털 신호처리 장치
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제1 피연산자와 제2 피연산자에 대한 곱셈 누적 연산(MAC 연산)을 수행하는 장치로서, 상기 제1 피연산자와 제2 피연산자에 대한 MAC 연산 결과값을 저장하는 누적 레지스터; 상기 누적 레지스터에 저장된 MAC 연산 결과값의 우향 쉬프트된 비트 수를 나타내는 지수값을 저장하는 지수 카운터; 상기 제1 피연산자와 상기 제2 피연산자를 곱하는 곱셈기; 상기 곱셈기의 곱셈 결과값을 상기 지수값만큼 우향 쉬프트하는 제1 우향 쉬프터; 상기 제1 우향 쉬프터의 출력값과 상기 누적 레지스터에 저장된 값을 합산하고, 상기 합산값이 상기 누적 레지스터가 지원하는 비트폭을 초과할 경우 캐리를 출력하는 가산기; 및 상기 캐리가 발생한 경우 상기 합산 결과값을 우향 쉬프트하는 제2 우향 쉬프터를 포함하며, 상기 지수 카운터는 상기 캐리가 발생한 경우 상기 저장된 지수값을 증가시키며, 상기 누적 레지스터는 상기 제2 우향 쉬프터의 출력값을 새로운 MAC 연산 결과값으로 저장하는 것을 특징으로 하는 곱셈 누적 연산 장치
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제 7 항에 있어서, 상기 가산기는 상기 누적 레지스터와 동일한 비트폭을 가지는 것을 특징으로 하는 곱셈 누적 연산 장치
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제 7 항 또는 제 8 항에 있어서, 상기 지수 카운터의 지수값 증가 및 상기 누적 레지스터의 새로운 MAC 연산 결과값 저장은 동일 클럭에 의해 수행되는 것을 특징으로 하는 곱셈 누적 연산 장치
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병렬 배치된 복수의 MAC 블록을 구비한 디지털 신호처리 장치의 병렬 MAC 연산에 사용되는 피연산자를 저장하는 저장 장치로서, 병렬 MAC 연산에 사용되는 복수의 피연산자를 저장하는 저장부; 및상기 저장부로부터 복수의 피연산자를 병렬로 출력하기 위한 복수의 피연산자 어드레스를 생성하는 어드레스 생성부를 포함하되, 상기 저장부는 두 개의 메모리 영역에 접근 가능한 이중 포트 메모리로 구현되고, 홀수 어드레스를 가지는 피연산자를 저장하는 제1 이중 포트 메모리 및 짝수 어드레스를 가지는 피연산자를 저장하는 제2 이중 포트 메모리를 포함하고,상기 제1 이중 포트 메모리로부터 출력되는 피연산자와 상기 제2 이중 포트 메모리로부터 출력되는 피연산자 가운데 하나의 피연산자 데이터를 선택하여 출력하는 MUX를 포함하는 것을 특징으로 하는 저장 장치
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제 10 항에 있어서, 상기 어드레스 생성부는 제1 이중 포트 메모리에 대하여는 최하위 비트가 '1'인 2 개의 어드레스를 생성하며, 제2 이중 포트 메모리에 대하여는 최하위 비트가 '0'인 2 개의 어드레스를 생성하는 것을 특징으로 하는 저장 장치
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제1 피연산자와 제2 피연산자에 대하여 MAC 연산을 수행하는 디지털 신호처리 장치의 곱셈 누적 연산 방법으로서, 누적 레지스터에 저장된 MAC 연산값의 우향 쉬프된 비트 수를 나타내는 지수값을 저장하는 단계;상기 제1 피연산자와 제2 피연산자에 대하여 곱셈을 수행한 후 상기 지수값만큼 우향 쉬프트하는 단계;상기 지수값만큼 우향 쉬프트된 곱셈값을 상기 누적 레지스터에 저장된 MAC 연산값과 합산하는 단계;상기 합산값이 상기 누적 레지스터의 비트폭을 초과하는 경우 상기 합산된 값을 우향 쉬프트하는 단계;상기 우향 쉬프트된 합산값을 상기 누적 레지스터에 새로운 MAC 연산값으로 저장하는 MAC 연산값 저장단계; 및상기 저장된 지수값을 증가시키는 지수값 증가단계를 포함하는 곱셈 누적 연산 방법
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제 14 항에 있어서, 상기 MAC 연산값 저장단계 및 상기 지수값 증가단계는 동일 클럭에서 수행되는 것을 특징으로 하는 곱셈 누적 연산 방법
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