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반도체 소자의 제조 방법

  • 기술번호 : KST2015087423
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 고전압 소자, 저전압 소자, 캐패시터를 포함하는 반도체 소자를 SOI(Silicon on Insulator) 기판에 제조하는 방법에 관한 것으로, 고전압 및 저전압 소자의 웰영역의 일부분에 소스/드레인을 형성하여 서브마이크론급 아날로그 CMOS 제조 공정 기술과의 호완성을 가지며, 트렌치 구조의 캐패시터를 형성하여 단위 면적당 높은 캐패시턴스를 얻을 수 있도록 한다. 또한, 본 발명은 고전압 및 저전압 소자의 집적화를 위한 소자격리 공정에서 캐패시터 형성을 위한 트렌치를 형성함으로써 공정이 간편해지도록 한다. 고전압 소자, 저전압 소자, SOI, 웰, 소스, 드레인
Int. CL H01L 27/12 (2006.01)
CPC H01L 27/1203(2013.01) H01L 27/1203(2013.01) H01L 27/1203(2013.01)
출원번호/일자 1020020077598 (2002.12.07)
출원인 한국전자통신연구원
등록번호/일자 10-0452947-0000 (2004.10.05)
공개번호/일자 10-2004-0049743 (2004.06.12) 문서열기
공고번호/일자 (20041014) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.12.07)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이대우 대한민국 대전광역시유성구
2 유병곤 대한민국 대전광역시유성구
3 김종대 대한민국 대전광역시서구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2002.12.07 수리 (Accepted) 1-1-2002-0407093-76
2 선행기술조사의뢰서
Request for Prior Art Search		 2004.08.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2004.09.17 수리 (Accepted) 9-1-2004-0056819-16
4 등록결정서
Decision to grant		 2004.09.24 발송처리완료 (Completion of Transmission) 9-5-2004-0408101-48
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

실리콘 기판, 산화막 매몰층 및 실리콘 소자영역이 적층된 구조의 SOI 기판을 이용한 반도체 소자의 제조 방법에 있어서,

상기 실리콘 소자영역을 패터닝하여 고전압 소자영역과 저전압 소자영역 간의 소자격리영역 및 캐패시터 형성영역에 트렌치를 각각 형성하는 단계와,

상기 고전압 소자영역의 상기 실리콘 소자영역에 제 1 도전형의 표류영역을 형성하는 단계와,

상기 고전압 소자영역의 표류영역 내에 제 2 도전형의 웰을 형성하고 상기 저전압 소자영역의 상기 실리콘 소자영역에 제 2 도전형의 웰을 형성하는 단계와,

상기 소자격리영역의 트렌치 내에 소자격리막을 형성하는 단계와,

상기 고전압 소자영역의 상기 실리콘 소자영역에 필드산화막을 형성하는 단계와,

상기 고전압 소자영역 및 저전압 소자영역의 상기 실리콘 소자영역에 채널이온을 각각 주입하는 단계와,

상기 고전압 소자영역에 두꺼운 게이트 절연막과 상기 저전압 소자영역에 얇은 게이트 산화막을 각각 형성하는 단계와,

상기 고전압 소자영역 및 저전압 소자영역의 채널영역 상부에는 게이트 전극을 형성하는 동시에 트렌치 구조의 상기 캐패시터 형성영역에는 하부전극을 형성하는 단계와,

상기 고전압 소자영역 및 저전압 소자영역의 웰 내에 소스 및 드레인을 각각 형성하는 단계와,

상기 캐패시터 형성영역의 하부전극 상에 절연막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법

2 2

제 1 항에 있어서, 상기 캐패시터 형성영역의 트렌치 형성을 위해 상기 캐패시터 형성영역의 상기 실리콘 소자영역이 정사각형 또는 직사각형 형태로 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법

3 3

제 1 항에 있어서, 상기 소자격리막을 형성하는 단계로부터 상기 고전압 소자영역의 표류영역 및 웰 그리고 저전압 소자영역의 웰에 주입된 이온을 확산시키기 위해 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법

4 4

제 1 항에 있어서, 상기 고전압 소자영역의 두꺼운 게이트 절연막과 상기 저전압 소자영역의 얇은 게이트 절연막은 상기 고전압 소자를 포함하는 상기 저전압 소자영역 상에 산화막을 형성하는 단계와,

상기 고전압 소자 및 저전압 소자의 문턱전압 조절을 위해 도펀트를 이온주입하는 단계와,

상기 저전압 소자영역에 형성된 상기 산화막을 제거하는 단계와,

상기 저전압 소자를 포함하는 상기 고전압 소자영역에 잔류하는 상기 산화막 상에 추가로 산화막을 형성하는 단계를 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.