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선택 선형궤한 쉬프트 레지스터(LFSR: Linear Feedback Shift Register)와, 소스 LFSR 및 출력량 레지스터를 갖는 축소(shrinking) 키 생성기에 있어서,상기 선택 LFSR의 선택 비트에 의해 출력되는 상기 소스 LFSR의 소스 비트를 또는 소정의 입력비트를 선택하는 선택논리회로와;상기 선택 논리회로의 출력 비트들이 채워질 하기의 출력량 레지스터에서의 인덱스를 지정하는 인덱스 카운터와;상기 인덱스 카운트에 의해 지정된 인덱스에 채워진 상기 선택 논리회로의 출력 비트들을 쉬프트시키는 출력량 레지스터를 포함하여 구성되는 것을 특징으로 하는 병렬 처리 축소(shrinking) 키 생성기
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제 1 항에 있어서, 상기 선택 논리 회로는 상기 선택 LFSR의 선택 비트 및 상기 소스 LFSR의 소스 비트가 각각 4 비트인 경우에, 제1 스테이지에 한개의 푸싱(Pushing) 로직으로 구성되는 것을 특징으로 하는 병렬 처리 축소(Shrinking) 키 생성기
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제 2 항에 있어서, 상기 선택 논리 회로의 푸싱 로직은 상기 선택 LFSR의 선택 비트에 의해 상기 소스 LFSR의 소스 비트 및 소정의 입력 비트를 다중화하는 다수의 2:1 멀티플렉서로 구성되는 것을 특징으로 하는 병렬 처리 축소(Shrinking) 키 생성기
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제 1 항에 있어서, 상기 선택 논리 회로는 상기 선택 LFSR의 선택 비트 및 상기 소스 LFSR의 소스 비트가 각각 8 비트인 경우에, 두개의 푸싱(Pushing) 로직과 한개의 스로우(through) 로직으로 구성되는 것을 특징으로 하는 병렬 처리 축소(Shrinking) 키 생성기
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제 4 항에 있어서, 상기 선택 논리 회로의 스로우 로직은 상기 선택 LFSR의 선택 비트에 의해 상기 소스 LFSR의 소스 비트 및 소정의 입력 비트를 다중화하는 다수의 2:1 멀티플렉서로 구성되는 것을 특징으로 하는 병렬 처리 축소(Shrinking) 키 생성기
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제 4 항에 있어서, 상기 선택 논리 회로는 제1 스테이지에 제1 푸싱 로직을 구성하고 제2 스테이지에 제2 푸싱 로직 및 제1 스로우(Through) 로직을 구성하는 것을 특징으로 하는 병렬 처리 축소(Shrinking) 키 생성기
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제 1 항에 있어서, 상기 선택 논리 회로는 상기 선택 LFSR의 선택 비트 및 상기 소스 LFSR의 소스 비트가 각각 16 비트인 경우에, 네개의 푸싱(Pushing) 로직과 여섯개의 스로우(through) 로직으로 구성되는 것을 특징으로 하는 병렬 처리 축소(Shrinking) 키 생성기
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제 7 항에 있어서, 상기 선택 논리 회로는 제1 스테이지에 제1 푸싱 로직을 구성하고, 제2 스테이지에 제2 푸싱 로직과 제1 스로우 로직을 구성하고, 제3 스테이지에 제3 푸싱 로직, 제2 스로우 로직 및 제3 스로우 로직을 구성하고, 제4 스테이지에 제4 푸싱 로직 및 제4 스로우 로직 내지 제6 스로우 로직을 구성하는 것을 특징으로 하는 병렬 처리 축소(Shrinking) 키 생성기
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