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반도체 설계 자산 테스트 회로

  • 기술번호 : KST2015088386
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 반도체 설계 자산 테스트 회로는, 내부 회로와 함께 반도체 칩을 구성하여 내부 회로로부터 입력되는 데이터 입력 신호를 처리하여 데이터 출력 신호를 출력시키는 반도체 설계 자산을 테스트하기 위한 반도체 설계 자산 테스트 회로이다. 이 반도체 설계 자산 테스트 회로는 반도체 칩 내부의 내부 회로 및 반도체 설계 자산 사이에 배치되는 입력 데이터 발생부 및 반도체 칩 내부의 반도체 설계 자산 출력단에 배치되는 출력 변환부를 포함하여 구성된다. 입력 데이터 발생부는, 외부로부터의 스캔 신호 및 스캔 데이터 입력을 각각 입력받는 하나의 스캔 신호 입력단자 및 스캔 데이터 입력 단자와, 데이터 입력 신호를 입력받는 복수개의 데이터 입력 단자들을 구비하여, 스캔 신호에 따라 스캔 데이터 입력 및 데이터 입력 신호들 중 어느 한 신호를 선택적으로 반도체 설계 자산으로 입력시킨다. 출력 변환부는, 반도체 설계 자산으로부터 출력된 신호 중 데이터 출력 신호는 통과시키고 스캔 데이터 입력에 의한 반도체 설계 자산의 테스트 출력 신호는 직렬 데이터로 변환하여 반도체 칩 외부로 출력시키는 출력 변환부를 포함한다. 반도체 설계 자산
Int. CL G01R 31/28 (2006.01)
CPC G01R 31/318572(2013.01) G01R 31/318572(2013.01) G01R 31/318572(2013.01)
출원번호/일자 1020010085840 (2001.12.27)
출원인 한국전자통신연구원
등록번호/일자 10-0590757-0000 (2006.06.09)
공개번호/일자 10-2003-0055762 (2003.07.04) 문서열기
공고번호/일자 (20060615) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2001.12.27)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김명환 대한민국 대전광역시 유성구
2 엄낙웅 대한민국 대전광역시 유성구
3 김보우 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)
2 이해영 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)(리앤목특허법인)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2001.12.27 수리 (Accepted) 1-1-2001-0348331-96
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
3 선행기술조사의뢰서
Request for Prior Art Search
2003.07.11 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2003.08.12 수리 (Accepted) 9-1-2003-0033899-29
5 의견제출통지서
Notification of reason for refusal
2003.09.29 발송처리완료 (Completion of Transmission) 9-5-2003-0373993-92
6 의견서
Written Opinion
2003.11.29 수리 (Accepted) 1-1-2003-0455902-13
7 의견제출통지서
Notification of reason for refusal
2004.05.28 발송처리완료 (Completion of Transmission) 9-5-2004-0207598-01
8 지정기간연장신청서
Request for Extension of Designated Period
2004.07.27 수리 (Accepted) 1-1-2004-0334711-74
9 지정기간연장신청서
Request for Extension of Designated Period
2004.08.27 수리 (Accepted) 1-1-2004-0388010-86
10 의견서
Written Opinion
2004.09.24 수리 (Accepted) 1-1-2004-0439685-58
11 명세서 등 보정서
Amendment to Description, etc.
2004.09.24 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2004-0439686-04
12 거절결정서
Decision to Refuse a Patent
2005.02.25 발송처리완료 (Completion of Transmission) 9-5-2005-0086184-97
13 복대리인(특허법인)선임신고서
Report on Appointment of Sub-agent (Patent \\& Law Firm)
2005.07.01 접수중 (On receiving) 7-1-2005-5017813-99
14 등록결정서
Decision to grant
2006.05.10 발송처리완료 (Completion of Transmission) 9-5-2006-0269781-61
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
16 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
내부 회로와 함께 반도체 칩을 구성하여 상기 내부 회로로부터 입력되는 데이터 입력 신호를 처리하여 데이터 출력 신호를 출력시키는 반도체 설계 자산을 테스트하기 위한 반도체 설계 자산 테스트 회로에 있어서, 상기 반도체 칩 내부의 상기 내부 회로 및 반도체 설계 자산 사이에 배치되어, 외부로부터의 스캔 신호 및 스캔 데이터 입력을 각각 입력받는 하나의 스캔 신호 입력단자 및 스캔 데이터 입력 단자와, 상기 데이터 입력 신호를 입력받는 복수개의 데이터 입력 단자들을 구비하여, 상기 스캔 신호에 따라 상기 스캔 데이터 입력 및 상기 데이터 입력 신호들 중 어느 한 신호를 선택적으로 상기 반도체 설계 자산으로 입력시키는 입력 데이터 발생부; 및 상기 반도체 칩 내부의 상기 반도체 설계 자산 출력단에 배치되어, 상기 반도체 설계 자산으로부터 출력된 신호 중 상기 데이터 출력 신호는 통과시키고 상기 스캔 데이터 입력에 의한 상기 반도체 설계 자산의 테스트 출력 신호는 직렬 데이터로 변환하여 상기 반도체 칩 외부로 출력시키는 출력 변환부를 포함하는 것을 특징으로 하는 반도체 설계 자산 테스트 회로
2 2
제1항에 있어서, 상기 입력 데이터 발생부는, 상기 스캔 신호에 따라 상기 스캔 데이터 입력을 입력받는 제1 래치부; 상기 제1 래치로부터의 출력을 입력받는 제2 래치부; 상기 제2 래치로부터의 출력을 입력받는 제3 래치부; 상기 제2 래치로부터의 출력을 입력받는 제3 래치부; 상기 제3 래치로부터의 출력을 입력받는 제4 래치부; 상기 제4 래치로부터의 출력을 입력받는 제5 래치부; 상기 제5 래치로부터의 출력을 입력받는 제6 래치부; 상기 제6 래치로부터의 출력을 입력받는 제7 래치부; 및 상기 제7 래치로부터의 출력을 입력받는 제8 래치부를 구비하는 것을 특징으로 하는 반도체 설계 자산 테스트 회로
3 3
제2항에 있어서, 상기 제1 래치부는, 상기 스캔 신호 및 스캔 데이터 입력을 입력받는 제1 NAND 게이트; 상기 스캔 신호를 반전시키는 인버터; 상기 인버터의 출력 및 상기 내부 회로로부터의 신호를 입력받는 제2 NAND 게이트; 상기 제1 NAND 게이트 및 제2 NAND 게이트의 출력을 입력으로 받는 제3 NAND 게이트; 및 상기 제3 NAND 게이트로부터의 출력을 입력받아 출력시키는 제1 래치를 포함하는 것을 특징으로 하는 반도체 설계 자산 테스트 회로
4 4
제1항에 있어서, 상기 출력 변환부는 쉬프트 레지스터로 구성되는 것을 특징으로 하는 반도체 설계 자산 테스트 회로
5 5
제4항에 있어서, 상기 쉬프트 레지스터는 RS 플립 플랍들로 구성되는 것을 특징으로 하는 반도체 설계 자산 테스트 회로
6 5
제4항에 있어서, 상기 쉬프트 레지스터는 RS 플립 플랍들로 구성되는 것을 특징으로 하는 반도체 설계 자산 테스트 회로
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.