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입력되는 데이터의 레이트를 변환하는 장치로서, 입력 클럭과 출력 클럭의 주파수의 비를 나타내는 레이트를 계산하는 레이트 카운터,상기 레이트를 이용하여 샘플링 할 메모리 주소 위치를 나타내는 제1 파라미터와 예측 시점의 위상 값을 나타내는 제2 파라미터를 생성하는 위상 누적기, 입력 클럭에 기반하여 입력되는 데이터를 기록하고, 출력 클럭에 기반하여 상기 제1 파라미터를 이용하여 연속된 데이터를 출력하는 비동기 데이터 샘플러, 상기 연속된 데이터와 복수의 필터 계수를 이용하여 복수의 제1 연산 값을 계산하는 필터 계수 연산부, 그리고 상기 복수의 제1 연산 값과 상기 제2 파라미터를 이용하여 최종 데이터를 생성하여 출력하는 위상 연산부를 포함하며, 상기 레이트 카운터는 제1 인에이블 신호에 따라서 상기 출력 클럭에 기반하여 카운팅 동작을 수행하는 출력 클럭 카운터, 상기 출력 클럭 카운터의 카운팅 값을 이용하여 제2 인에이블 신호를 생성하고, 제2 인에이블 신호를 상기 입력 클럭에 기반하여 지연시켜 제3 인에이블 신호를 생성하는 카운터 인에이블 생성부, 그리고 상기 제1 인에이블 신호와 상기 제2 인에이블 신호에 따라서 상기 입력 클럭에 기반하여 카운팅 동작을 수행하여 상기 레이트를 생성하는 입력 클럭 카운터를 포함하는 데이터 레이트 변환 장치
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제1항에서, 상기 위상 누적기는 제4 인에이블 신호를 이용하여 상기 출력 클럭에 기반하여 제5 인에이블 신호를 생성하는 레이트 인에이블 생성부, 상기 제4 인에이블 신호 및 상기 제5 인에이블 신호에 따라서 상기 출력 클럭에 기반하여 상기 레이트를 누적시키는 레이트 누적부, 그리고 상기 레이트의 누적 값의 일부 비트를 상기 제1 파라미터로 사용하고, 상기 레이트의 누적 값의 다른 일부 비트를 상기 제2 파라미터로 사용하는 비트 선택부를 포함하는 데이터 레이트 변환 장치
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제1항에서, 상기 비동기 데이터 샘플러는 상기 제3 인에이블 신호에 따라서 상기 입력되는 데이터를 상기 입력 클럭에 기반하여 지연시켜 출력하는 쉬프트 레지스터, 상기 제3 인에이블 신호에 따라서 쓰기 주소를 생성하는 쓰기 주소 생성부, 상기 제3 인에이블 신호를 상기 입력 클럭과 상기 출력 클럭에 기반하여 지연시켜 제4 인에이블 신호 및 제6 인에이블 신호를 생성하는 인에이블 제어부,상기 제1 파라미터를 이용하여 상기 출력 클럭에 기반하여 상기 연속된 데이터를 읽기 위한 복수의 읽기 주소를 생성하는 읽기 주소 생성부, 그리고상기 쓰기 주소에 따라서 상기 쉬프트 레지스터로부터 출력되는 데이터를 기록하는 메모리를 포함하는 데이터 레이트 변환 장치
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제4항에서, 상기 비동기 데이터 샘플러는 상기 제6 인에이블 신호에 따라서 상기 복수의 읽기 주소에 따라서 상기 메모리로부터 출력된 상기 연속된 데이터를 상기 출력 클럭에 기반하여 지연시켜 상기 필터 계수 연산부로 출력하는 D 플립플롭을 더 포함하는 데이터 레이트 변환 장치
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제5항에서, 상기 인에이블 제어부는 직렬로 연결되어 있는 복수의 D 플립플롭을 포함하고, 상기 복수의 D 플립플롭 중 앞 쪽에 위치한 일부의 D 플립플롭은 상기 입력 클럭에 기반하여 동작하고, 상기 복수의 D 플립플롭 중 나머지 D 플립플롭은 상기 출력 클럭에 기반하여 동작하며, 상기 복수의 D 플립플롭 중 마지막 D 플립플롭의 출력 값으로부터 제6 인에이블 신호가 생성되는 데이터 레이트 변환 장치
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제6항에서, 상기 복수의 D 플립플롭 중 상기 마지막 D 플립플롭 직전의 D 플립플롭의 출력 값으로부터 상기 제4 인에이블 신호가 생성되는 데이터 레이트 변환 장치
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제4항에서, 상기 읽기 주소 생성부는 상기 제1 파라미터를 상기 출력 클럭에 기반하여 제1 읽기 주소를 생성하고, 상기 제1 읽기 주소를 기준으로 상기 제1 읽기 주소에 1부터 구하고자 하는 차수에 해당하는 값만큼 각각 더하여 나머지 읽기 주소를 생성하는 데이터 레이트 변환 장치
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제4항에서, 상기 쓰기 주소 생성부는 상기 제3 인에이블 신호에 따라서 직전 쓰기 주소에 1을 누적한 값을 선택하여 출력하는 다중화기, 그리고 상기 다중화기의 출력 값을 상기 입력 클럭에 기반하여 지연시켜 상기 쓰기 주소를 생성하는 D 플립플롭을 포함하는 데이터 레이트 변환 장치
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제4항에서, 상기 시프트 레지스터는 순차적으로 연결된 복수의 서브 지연부를 포함하고, 상기 복수의 서브 지연부 각각은 상기 제3 인에이블 신호에 따라서 상기 입력되는 데이터를 선택하여 출력하는 다중화기, 그리고 상기 다중화기의 출력을 상기 입력 클럭에 기반하여 지연시켜 출력하는 D 플립플롭을 포함하고, 하나의 서브 지연부의 D 플립플롭의 출력은 상기 하나의 서브 지연부 다음에 위치하는 서브 지연부의 다중화기로 입력되는 데이터 레이트 변환 장치
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11
제1항에서, 상기 필터 계수 연산부는 상기 복수의 제1 연산 값을 각각 계산하는 복수의 서브 연산부를 포함하고, 상기 복수의 서브 연산부 각각은 상기 연속된 데이터에 각각 복수의 필터 계수를 곱하고, 곱셈된 값들을 덧셈하여 상기 제1 연산 값을 계산하며, 상기 서브 연산부의 개수는 상기 데이터 레이트 변환 장치의 차수에 따라 결정되는 데이터 레이트 변환 장치
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제1항에서, 상기 위상 연산부는 복수의 곱셈기, 그리고 상기 복수의 곱셈기의 출력 값에 각각 복수의 제1 연산 값을 덧셈하여 출력하는 복수의 덧셈기를 포함하고,상기 복수의 곱셈기 각각은 복수의 덧셈기 중 대응하는 덧셈기의 출력 값과 상기 제2 파라미터를 곱셈하여 출력하며, 상기 복수의 덧셈기 중 하나의 덧셈기의 출력 값으로부터 상기 최종 데이터가 생성되는 데이터 레이트 변환 장치
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데이터 레이트 변환 장치에서 입력되는 데이터의 레이트를 변환하는 방법으로서, 입력 클럭과 출력 클럭의 주파수의 비를 나타내는 레이트를 계산하는 단계, 상기 레이트에 따라서 샘플링 할 메모리 주소 위치를 나타내는 제1 파라미터와 예측 시점의 위상 값을 나타내는 제2 파라미터를 생성하는 단계, 상기 입력 클럭에 기반하여 입력되는 데이터를 메모리에 기록하는 단계, 상기 출력 클럭에 기반하여 상기 제1 파라미터를 이용하여 상기 메모리부터 연속된 데이터를 출력하는 단계, 그리고 상기 연속된 데이터와 복수의 필터 계수 및 상기 제2 파라미터를 이용하여 최종 데이터를 출력하는 단계를 포함하며, 상기 레이트를 계산하는 단계는 제1 인에이블 신호에 따라서 상기 출력 클럭에 기반하여 카운팅하는 단계, 상기 카운팅 값을 이용하여 제2 인에이블 신호를 생성하는 단계, 상기 제2 인에이블 신호를 상기 입력 클럭에 기반하여 지연시켜 제3 인에이블 신호를 생성하는 단계, 그리고 상기 제1 인에이블 신호와 상기 제2 인에이블 신호에 따라서 상기 입력 클럭에 기반하여 카운팅하여 상기 레이트를 계산하는 단계를 포함하는 데이터 레이트 변환 방법
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제13항에서, 상기 기록하는 단계는 제3 인에이블 신호를 따라서 상기 입력 클럭에 기반하여 직전 쓰기 주소에 1을 누적하여 쓰기 주소를 생성하는 단계를 포함하고, 상기 쓰기 주소의 비트 수는 상기 메모리의 주소 길이에 따라 결정되는 데이터 레이트 변환 방법
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제15항에서, 상기 기록하는 단계 이전에, 제1 인에이블 신호에 따라서 상기 출력 클럭에 기반하여 카운팅하는 단계, 상기 카운팅 값과 임계 값을 비교한 결과에 따라서 제2 인에이블 신호를 생성하는 단계, 그리고 상기 제2 인에이블 신호를 입력 클럭에 기반하여 지연시켜 상기 제3 인에이블 신호를 생성하는 단계를 더 포함하는 데이터 레이트 변환 방법
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제15항에서, 상기 연속된 데이터를 출력하는 단계는 상기 제3 인에이블 신호를 상기 입력 클럭과 상기 출력 클럭에 기반하여 지연시켜 제6 인에이블 신호를 생성하는 단계, 그리고 상기 제6 인에이블 신호에 따라서 상기 제1 파라미터와 상기 출력 클럭에 기반하여 상기 연속된 데이터를 읽기 위한 복수의 읽기 주소를 생성하는 단계를 포함하는 데이터 레이트 변환 방법
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제15항에서, 상기 제1 파라미터와 상기 제2 파라미터를 생성하는 단계는 상기 제3 인에이블 신호를 상기 입력 클럭과 상기 출력 클럭에 기반하여 지연시켜 제4 인에이블 신호를 생성하는 단계, 상기 출력 클럭에 기반하여 제5 인에이블 신호를 생성하는 단계, 상기 제4 인에이블 신호 및 상기 제5 인에이블 신호에 따라서 상기 출력 클럭에 기반하여 상기 레이트를 누적시키는 단계, 그리고 상기 레이트의 누적 값의 일부 비트를 상기 제1 파라미터로 설정하고, 상기 레이트의 누적 값의 다른 일부 비트를 상기 제2 파라미터로 설정하는 단계를 포함하는 데이터 레이트 변환 방법
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제18항에서, 상기 연속된 데이터를 출력하는 단계는 상기 제4 인에이블 신호를 상기 출력 클럭에 기반하여 지연시킨 제6 인에이블 신호에 따라서 상기 연속된 데이터의 읽는 시점을 결정하는 단계를 포함하는 데이터 레이트 변환 방법
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20
제13항에서, 상기 최종 데이터를 출력하는 단계는 상기 연속된 데이터와 복수의 필터 계수를 이용하여 복수의 제1 연산 값을 계산하는 단계, 그리고 상기 복수의 제1 연산 값에 각각 상기 제2 파라미터를 적용하여 상기 최종 데이터를 생성하는 단계를 포함하는 데이터 레이트 변환 방법
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