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전자회로를 구성하는 타겟 트랜지스터의 게이트에 기준전압을 인가하기 위한 바이어스 회로에 있어서, 트랜지스터 소자의 문턱전압보다 낮은 전압차를 유지시키기 위한 서브 문턱전압 발생기; 및상기 전자회로 중 상기 타겟 트랜지스터를 포함하는 전류 유동 경로를 이루는 구성 소자들의 규격을 참조하여 설계되는 소자들을 포함하는 리플리카 경로를 포함하는 리플리카 바이어스 회로
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제1항에 있어서, 상기 리플리카 경로의 각 구성소자는 상기 전류 유동 경로의 구성소자와 대응관계를 가지는 것을 특징으로 하는 리플리카 바이어스 회로
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제1항에 있어서, 상기 리플리카 경로의 구성소자와 상기 전류 유동 경로의 구성소자는, 동일한 제조 공정으로 제작되는 것을 특징으로 하는 리플리카 바이어스 회로
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제1항에 있어서, 상기 서브 문턱전압 발생기는,저전압 트랜지스터; 및상기 저전압 트랜지스터에 그 채널 규격에 비해 작은 전류를 흐르도록 하는 서브 문턱전류 강제기를 포함하는 것을 특징으로 하는 리플리카 바이어스 회로
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제4항에 있어서, 상기 서브 문턱전류 강제기는, 상기 저전압 트랜지스터와 직렬 연결되며,상기 저전압 트랜지스터의 경우에 비해 작은 크기의 채널 규격을 가지는 소전류 트랜지스터인 것을 특징으로 하는 리플리카 바이어스 회로
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제1항에 있어서, 상기 리플리카 경로는 전류 유동 채널을 제공하는 트랜지스터를 적어도 하나 이상 포함하며,상기 서브 문턱전압 발생기는 상기 리플리카 경로를 구성하는 트랜지스터 중 적어도 하나 이상을 세츄레이션(saturation) 영역에서 동작하도록 강제하는 것을 특징으로 하는 리플리카 바이어스 회로
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제1항에 있어서, 상기 전자회로는, 다단으로 적층된 전류 모드 구조를 가지는 CMOS 로직 계열 래치회로인 것을 특징으로 하는 리플리카 바이어스 회로
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8
제1항에 있어서, 상기 전자회로는, 다단으로 적층된 전류 모드 구조를 가지는 CMOS 로직 계열 논리회로인 것을 특징으로 하는 리플리카 바이어스 회로
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