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제 1 내지 제 3 클럭에 따라 m 비트의 제 1 입력값이 한 비트씩 오른쪽으로 이동하는 제 1 쉬프트 레지스터, 상기 제 1 내지 제 3 클럭에 따라 m 비트의 제 2 입력값이 한 비트씩 오른쪽으로 이동하는 제 2 쉬프트 레지스터, 각 비트의 상기 제 1 입력값과 제 2 입력값을 논리곱하는 m개의 논리게이트, 상기 각 논리게이트의 출력값과 각 비트의 자신의 값을 더하여 승산결과를 생성하고 이를 저장하는 m 비트의 레지스터를 포함하며, 상기 제 1 쉬프트 레지스터는 상기 제 1 입력값의 각 비트값이 저장되며 상기 제 1 내지 제 3 클럭에 따라 저장된 값이 쉬프트되는 다수의 레지스터와, 상기 레지스터 간에 각각 연결되며 기약다항식의 계수에 따라 이전 레지스터의 출력값과 궤환된 레지스터의 출력값을 가산하는 다수의 가산기로 이루어지고, 상기 제 2 쉬프트 레지스터는 상기 제 2 입력값의 각 비트값이 저장되며 상기 제 1 내지 제 3 클럭에 따라 저장된 값이 시프트되는 다수의 레지스터로 이루어지며, 상기 제 1 및 제 2 쉬프트 레지스터의 홀수번째 레지스터는 1개의 래치로 구성되고, 짝수번째 레지스터는 제 1 및 제 2 래치로 구성된 것을 특징으로 하는 유한체 승산기
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제 2 항에 있어서, 상기 레지스터에 저장된 값은 상기 제 1 클럭에 의해 상기 짝수번째 레지스터의 제 1 래치에 저장된 데이터가 상기 제 2 래치로 전달되는 단계, 상기 제 2 클럭에 의해 상기 홀수번째 레지스터의 래치에 저장된 데이터가 상기 짝수번째 레지스터의 제 1 래치로 전달되는 단계, 상기 제 3 클럭신호에 의해 상기 짝수번째 레지스터의 제 2 래치에 저장된 데이터가 상기 홀수번째 레지스터로 전달되는 단계를 통해 쉬프트되는 것을 특징으로 하는 유한체 승산기
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제 2 항에 있어서, 상기 제 1 내지 제 3 클럭은 한 주기동안 순차적으로 발생되는 것을 특징으로 하는 유한체 승산기
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제 2 항에 있어서, 상기 m 비트의 레지스터는 각각 래치로 구성된 것을 특징으로 하는 유한체 승산기
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제 7 항에 있어서, 상기 각 래치는 상기 제 1 클럭에 따라 입력값을 받아들이는 것을 특징으로 하는 유한체 승산기
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제 7 항에 있어서, 상기 각 래치는 상기 제 1 클럭에 따라 입력값을 받아들이는 것을 특징으로 하는 유한체 승산기
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