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양극성 데이터를 입력받은 선로 부호화부 및 복호화부(U4,U5), 상기 선로부호화부(U4)에 연결되며 AIS 신호 삽입 데이터를 선택하여 출력하는 AIS 삽입 데이터 선택부(U20), 상기 AIS 삽입 데이터 선택부(U20)에 연결되는 제1수신 탄성 버퍼부(U11), 수신 신호 제어부(U25)에 연결되어 각 서브 프레임의 첫 번 오버헤드 부분에서 주기적으로 클럭의 위상에 따라 스터핑 여부를 결정하여 상기 수신 탄성 버퍼부(U11)에 제공하는 스터핑 조절부(U6), 상기 스터핑 조절부(U6)에 연결되는 제1동기 버퍼부(U14), 상기 동기 버퍼부(U14)의 쓰기 및 읽기 어드레스를 비교하여 버퍼의 일정 위상을 상시 검출하여 어드레스를 발생하는 데 필요한 클럭 상태를 검출하는 제1동기 버퍼 감시부(U12), 상기 수신 신호제어부(U25)와 상기 제1동기 버퍼부(U14)에 연결되는 직/병렬 변환하는 직/병렬 변환부(U21), 상기 수신 신호 제어부(U25)에 연결되어 대기 시간 지터를 보상하기 위하여 중간 주파수를 생성하는 제1중간 주파수 생성부(U8), 상기 수신 신호 제어부(U25)와 상기 직/병렬 변환부(U21)에 연결되어 프레임 오버 헤드의 경로 오버 헤드를 제외한 나머지 비트를 삽입하는 C32 형성부(17), 상기 C32 형성부(U17)에 연결되어 상위모듈간의 접속을 위해 인터페이스 조건을 조정하는 루프백 제어 및 인터페이스 조정부(U19), 상기 루프백 제어 및 인터페이스 조정부(U19) 및 상기 수신 탄성 버퍼부(U11)에 연결되어 서비스의 연속성과 가용도를 보장하기 위한 수신용 자체 진단부(1), 상기 동기 버퍼 감시부(12) 및 상기 수신용 자체 진단부(U1)에 연결되어 인터럽트를 처리하는 마이크로인터페이스부(U3), 상기 선로복호화부(U5)에 연결되는 제2수신 탄성 버퍼부(U11-1), 제2수신 신호 제어부(U24)에 연결되어 대기 시간 지터를 보상하기 위하여 중간 주파수를 생성하는 제2중간 주파수 생성부(U8-1), 상기 제2동기 버퍼부(U14-1)의 쓰기 및 읽기 어드레스를 비교하여 버퍼의 일정 위상을 상시 검출하여 어드레스를 발생하는 데 필요한 클럭 상태를 검출하는 제2동기 버퍼 감시부(U13), 상기 제2수신 신호 제어부(U24)에 연결되어 C32 프레임 내의 5비트를 이용하여 디스터핑 하는 디스터핑 제어부(U7), 상기 제2수신 신호 제어부(U24) 에 연결되어 다수결 원리에 의하여 해석하는 다수결 추출부(U23), 상기 제2수신 신호 제어부(U24) 및 상기 루프백 제어/인터페이스조정부(U19)에 접속되는 C32 해독부(U18), 상기 제2수신 신호 제어부(U24)와 상기 C32 해독부(U18) 및 제2동기 버퍼부(U14-1)에 접속되는 병/직렬 변환부(U22), 상기 C32 해독부(U18)와 다수결 추출부(U23)에 연결되며 상기 제2동기 버퍼부(U14-1) 및 상기 제2수신 탄성 버퍼부(U11-1) 및 상기 C32 해독부(U18)에 접속되고 상기 마이크로 인터페이스부(U3)에 연결되어 서비스의 연속성과 가용도를 보장하기 위한 송신 자체 진단부(U2)를 구비하는 것을 특징으로 하는 것을 특징으로 하는 C32 신호 처리기
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제1항에 있어서, 신호 경로상에서 B3ZS 복화화된 신호와 C32 프레임 구성된 신호중 순수정보 신호를 송수신 성능감시부(TX,RX,perforlmance monitor; U1,U2)에서 서비스중에 칩의 장애 및 성능을 감시할수 있도록 구성한 것을 특징으로 하는 C32 신호 처리기
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제1항에 있어서, 프레임상에서 순수 정보비트를 대기시간지터를 최소화할 수 있는 지점에서 상기 중간주파수 생성부(MIDDLE FRE GEN ;U8)를 통해 발생된 주파수의 클럭을 이용하여 스터핑 및 디스터핑(STUFFING, DESTUFFING CONTORLLER; U9,U10)과정을 통해 대기시간 지터의 감소하도록 구성한 것을 특징으로 하는 C32 신호 처리기
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