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수동소자가 적층된 반도체 칩, 이를 포함하는 3차원 멀티 칩 및 이를 포함하는 3차원 멀티 칩 패키지

  • 기술번호 : KST2015114003
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 수동소자들이 적층된 반도체 칩은 기판, 활성층, 수동소자들 및 복수의 관통 실리콘 비아들을 포함한다. 활성층은 집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 기판의 일면에 형성된다. 수동소자들은 기판의 타면에 적층된다. 복수의 관통 실리콘 비아들은 수동소자들 및 집적소자들이 전기적으로 연결되도록 기판을 관통하여 형성되며 이산화규소(SiO2)막으로 둘러싸인다. 복수의 관통 실리콘 비아들 중 일부는 수동소자들에 전원 전압을 전달하며, 복수의 관통 실리콘 비아들 중 나머지는 수동소자들에 접지 전압을 전달한다.
Int. CL H01L 23/48 (2006.01) H01L 27/04 (2006.01)
CPC H01L 25/0657(2013.01) H01L 25/0657(2013.01) H01L 25/0657(2013.01) H01L 25/0657(2013.01)
출원번호/일자 1020100038369 (2010.04.26)
출원인 한국과학기술원
등록번호/일자 10-1139699-0000 (2012.04.18)
공개번호/일자 10-2011-0118948 (2011.11.02) 문서열기
공고번호/일자 (20120502) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.04.26)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전광역시 유성구
2 송은석 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.04.26 수리 (Accepted) 1-1-2010-0266657-74
2 의견제출통지서
Notification of reason for refusal		 2011.06.28 발송처리완료 (Completion of Transmission) 9-5-2011-0354690-49
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.08.02 수리 (Accepted) 1-1-2011-0597093-32
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.08.02 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0597073-29
5 등록결정서
Decision to grant		 2012.03.29 발송처리완료 (Completion of Transmission) 9-5-2012-0188597-30
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된 활성층;상기 기판의 타면에 적층된 수동소자들; 및상기 수동소자들 및 상기 집적소자들이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 관통 실리콘 비아(through silicon via)들을 포함하며,상기 복수의 관통 실리콘 비아들의 안쪽면에 이산화규소(SiO2)막이 형성되고, 상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달하는 수동소자들이 적층된 반도체 칩
2 2
제1항에 있어서, 상기 복수의 관통 실리콘 비아들은 레이저 공정을 통해 상기 기판에 복수의 관통 홀들이 생성되고 상기 복수의 관통 홀들에 전도성 물질이 충전되어 형성되는 것을 특징으로 하는 수동소자들이 적층된 반도체 칩
3 3
제1항에 있어서, 상기 수동소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 수동소자들이 적층된 반도체 칩
4 4
제1항에 있어서, 상기 수동소자들은 MOS 트랜지스터 기반의 온-다이 커패시터들인 것을 특징으로 하는 수동소자들이 적층된 반도체 칩
5 5
적층된 복수의 반도체 칩들; 및상기 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되거나, 상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동소자들을 포함하고,상기 복수의 반도체 칩들 각각은, 기판;집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된 활성층; 및상기 집적소자들이 상기 복수의 반도체 칩들 중 인접한 반도체 칩 또는 상기 수동소자들 중 인접한 수동소자와 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 관통 실리콘 비아들(through silicon via)을 포함하며,상기 복수의 관통 실리콘 비아들의 안쪽면에 이산화규소(SiO2)막이 형성되고, 상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달하는 3차원 멀티 칩
6 6
제5항에 있어서, 상기 수동소자들은 표면 실장 형태의 커패시터들이고,상기 수동소자들은 상기 3차원 멀티 칩의 최상단 또는 최하단에 적층된 반도체 칩 중 상기 활성층이 형성되지 않은 상기 기판의 타면이 노출된 반도체 칩의 상기 기판의 타면에 적층된 것을 특징으로 하는 3차원 멀티 칩
7 7
제5항에 있어서, 상기 수동소자들은 MOS 트랜지스터 기반의 온-다이 커패시터들인 것을 특징으로 하는 3차원 멀티 칩
8 8
제7항에 있어서, 상기 온-다이 커패시터들 중 하나가 상기 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되는 경우, 상기 온-다이 커패시터들 중 하나는 상기 인접한 두 개의 반도체 칩들과 전기적으로 연결되도록 상기 온-다이 커패시터들 중 하나를 관통하여 형성된 복수의 관통 실리콘 비아들을 포함하는 것을 특징으로 하는 3차원 멀티 칩
9 9
제7항에 있어서, 상기 복수의 반도체 칩들과 상기 복수의 온-다이 커패시터들은 임의의 순서로 적층되는 것을 특징으로 하는 3차원 멀티 칩
10 10
베이스 기판;상기 베이스 기판 상에 적층되는 복수의 반도체 칩들; 및상기 적층된 복수의 반도체 칩들 중 인접한 두 개의 반도체 칩들 사이에 적층되거나, 상기 적층된 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동소자들을 포함하고,상기 복수의 반도체 칩들 각각은, 기판;집적소자들, 전원 전압을 전달하는 파워 패턴들, 접지 전압을 전달하는 접지 패턴들 및 전기적 신호를 전달하는 신호 패턴들을 포함하며, 상기 기판의 일면에 형성된 활성층; 및상기 집적소자들이 상기 복수의 반도체 칩들 중 인접한 반도체 칩 또는 상기 수동소자들 중 인접한 수동소자와 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 관통 실리콘 비아(through silicon via)들을 포함하며,상기 복수의 관통 실리콘 비아들의 안쪽면에 이산화규소(SiO2)막이 형성되고, 상기 복수의 관통 실리콘 비아들 중 일부는 상기 수동소자들에 상기 전원 전압을 전달하며, 상기 복수의 관통 실리콘 비아들 중 나머지는 상기 수동소자들에 상기 접지 전압을 전달하는 3차원 멀티 칩 패키지
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.