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디지털 신호의 상위 비트들 및 상위 기준 전압들을 수신하여 상기 상위 비트들에 상응하는 상위 전압을 출력하는 제1 디코더;상기 디지털 신호의 하위 비트들 및 하위 기준 전압들을 수신하여 상기 하위 비트들에 상응하는 하위 차동 전압을 출력하는 제2 디코더; 및상기 상위 전압 및 상기 하위 차동 전압에 기초하여 상기 디지털 신호에 상응하는 출력 전압을 발생하는 전압 합산 버퍼를 포함하는 디지털-아날로그 컨버터
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제1 항에 있어서,상기 제1 디코더는 상기 상위 비트들에 응답하여 상기 상위 기준 전압들 중에서 하나를 선택하여 상기 상위 전압으로서 출력하고,상기 제2 디코더는 상기 하위 비트들에 응답하여 상기 하위 기준 전압들 중에서 포지티브 전압 및 네가티브 전압을 선택하여 상기 하위 차동 전압으로서 출력하는 것을 특징으로 하는 디지털-아날로그 컨버터
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제1 항에 있어서,상기 상위 비트들이 n개일 때 제1 전압 간격만큼씩 순차적으로 증가하는 2n개의 상기 상위 기준 전압들을 발생하는 상위 기준 전압 발생기; 및상기 하위 비트들이 m개일 때 상기 제1 전압 간격보다 작은 제2 전압 간격만큼씩 순차적으로 증가하는 2m-1+1개의 상기 하위 기준 전압들을 발생하는 하위 기준 전압 발생기를 더 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터
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제3 항에 있어서,상기 제1 전압 간격은 Vgm 이고 상기 제 2 전압 간격은 Vgl 일 때, 상기 하위 차동 전압은 상기 하위 비트들이 1만큼씩 증가할수록 -Vgm/2 부터 Vgm/2 까지 Vgl 만큼씩 증가하는 것을 특징으로 하는 디지털-아날로그 컨버터
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제3 항에 있어서, 상기 제2 디코더는,상기 하위 비트들 중 최상위 비트에 응답하여 상기 하위 기준 전압들 중 가장 큰 전압과 가장 작은 전압 중 하나를 선택하여 상기 하위 차동 전압의 네가티브 전압으로서 출력하는 멀티플렉서; 및상기 하위 비트들 중 상기 최상위 비트를 제외한 나머지 비트들에 응답하여 상기 하위 기준 전압들 중 하나를 선택하여 상기 하위 차동 전압의 포지티브 전압으로서 출력하는 패스 트랜지스터 로직을 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터
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제1 항에 있어서, 상기 전압 합산 버퍼는,출력 전압 및 상기 상위 전압을 제1 차동 입력으로 수신하여 합산 노드쌍으로 제1 차동 전류를 발생하는 제1 차동 증폭기;상기 하위 차동 전압을 제2 차동 입력으로 수신하여 상기 합산 노드쌍으로 제2 차동 전류를 발생하는 제2 차동 증폭기; 및상기 합산 노드쌍 중 적어도 하나의 노드의 전압 또는 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함하고,상기 제1 차동 증폭기의 트랜스컨덕턴스와 상기 제2 차동 증폭기의 트랜스컨덕턴스는 동일한 것을 특징으로 하는 디지털-아날로그 컨버터
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제1 항에 있어서, 상기 전압 합산 버퍼는,제1 전원 전압 및 제1 합산 노드쌍 사이에 연결되고, 출력 전압 및 상기 상위 전압을 제1 차동 입력으로 수신하여 상기 제1 합산 노드쌍으로 제1 차동 전류를 발생하고, 상기 하위 차동 전압을 제2 차동 입력으로 수신하여 상기 제1 합산 노드쌍으로 제2 차동 전류를 발생하는 피-타입 차동 증폭부;제2 전원 전압 및 제2 합산 노드쌍 사이에 연결되고, 상기 출력 전압 및 상기 상위 전압을 제3 차동 입력으로 수신하여 상기 제2 합산 노드쌍으로 제3 차동 전류를 발생하고, 상기 하위 차동 전압을 제4 차동 입력으로 수신하여 상기 제2 합산 노드쌍으로 제4 차동 전류를 발생하는 엔-타입 차동 증폭부; 및상기 제1 합산 노드쌍을 통하여 출력되는 차동 소싱 전류 및 상기 제2 합산 노드쌍을 통하여 출력되는 차동 싱킹 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함하는 것을 특징으로 하는 디지털-아날로그 컨버터
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8
출력 전압 및 단일 입력 전압을 제1 차동 입력으로 수신하여 합산 노드쌍으로 제1 차동 전류를 발생하는 제1 차동 증폭기;제1 차동 입력 전압을 제2 차동 입력으로 수신하여 상기 합산 노드쌍으로 제2 차동 전류를 발생하는 제2 차동 증폭기; 및상기 합산 노드쌍 중 적어도 하나의 노드의 전압 또는 전류에 기초하여 상기 출력 전압을 발생하는 출력 버퍼를 포함하는 전압 합산 버퍼
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제8 항에 있어서,제2 차동 입력 전압을 제3 차동 입력으로 수신하여 상기 합산 노드쌍으로 제3차동 전류를 발생하는 제3 차동 증폭기를 더 포함하는 것을 특징으로 하는 전류 합산 버퍼
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상위 기준 전압들 및 하위 기준 전압들을 발생하는 기준 전압 발생부; 및상기 상위 기준 전압들 및 상기 하위 기준 전압들에 기초하여 디지털 신호들을 각각 출력 전압들로 변환하는 복수의 디지털-아날로그 컨버터들을 포함하고,상기 각각의 디지털-아날로그 컨버터는, 상기 각각의 디지털 신호의 상위 비트들 및 상위 기준 전압들을 수신하여 상기 상위 비트들에 상응하는 상위 전압을 출력하는 제1 디코더; 상기 각각의 디지털 신호의 하위 비트들 및 하위 기준 전압들을 수신하여 상기 하위 비트들에 상응하는 하위 차동 전압을 출력하는 제2 디코더; 및 상기 상위 전압 및 상기 하위 차동 전압에 기초하여 상기 각각의 디지털 신호에 상응하는 상기 각각의 출력 전압을 발생하는 전압 합산 버퍼를 포함하는 디스플레이 장치의 소스 드라이버
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