| 1 |
1
(a) 트랜지스터를 위한 제 1 활성영역과 버랙터를 위한 제 2 활성영역이 구분 정의된 실리콘기판을 준비하는 단계와;
(b) 상기 제 1 활성영역에 제 1 두께(t1)의 제 1 게이트산화막 및 그 상부의 제 1 실리콘게이트를 포함하는 MOS 트랜지스터를 형성하고, 상기 제 2 활성영역에 제 2 두께(t2, 단 t2003e#t1)의 제 2 게이트산화막 및 그 상부의 제 2 실리콘게이트를 포함하는 MOS 버랙터를 형성하는 단계와;
(c) 상기 MOS 트랜지스터와 MOS 버랙터를 덮는 보호막을 증착하는 단계와;
(d) 상기 보호막을 덮는 유전율 4
|
| 2 |
2
청구항 1에 있어서,
상기 (a) 단계의 상기 제 1 및 제 2 활성영역은 소자분리막으로 구분되는 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 3 |
3
청구항 1에 있어서,
상기 제 1 두께(t1)는 상기 SiO2를 기준으로 0 초과 3nm 이하, 상기 제 2 두께(t2)는 1nm 초과 6nm 이하인 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 4 |
4
청구항 1에 있어서,
상기 보호막은 질화물계의 절연물질로 이루어지고, 0 초과 30nm 이하 두께인 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 5 |
5
청구항 1에 있어서,
상기 (b) 단계는 상기 (b3) 단계 후,
(b4) 제 1 도전형 불순물을 도핑하여 상기 제 1 및 제 2 게이트산화막 가장자리로 각각 제 1 및 제 2 LDD 영역을 형성하는 단계와;
(b5) 상기 제 1 게이트산화막 및 제 1 실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와;
(b6) 제 2 도전형 불순물을 도핑하여 상기 제 1 및 제 2 사이드월 가장자리로 각각 제 1 소스 및 드레인영역과 제 2 소스 및 드레인영역을 형성하는 단계와;
(b7) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 실리콘게이트와 상기 제 1 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 실리콘게이트와 상기 제 2 소스 및 드레인영역의 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 6 |
6
청구항 1에 있어서,
상기 (b) 단계는 상기 (b3) 단계 후,
(b4) 상기 제 2 활성영역을 가린 후 제 1 도전형 불순물을 도핑하여 상기 제 1 게이트산화막 가장자리로 LDD 영역을 형성하는 단계와;
(b5) 상기 제 1 게이트산화막 및 제 1 실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와;
(b6) 제 2 도전형 불순물을 도핑하여 상기 제 1 및 제 2 사이드월 가장자리로 각각 제 1 소스 및 드레인영역과 제 2 소스 및 드레인영역을 형성하는 단계와;
(b7) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 실리콘게이트와 상기 제 1 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 실리콘게이트와 상기 제 2 소스 및 드레인영역의 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 7 |
7
청구항 1에 있어서,
상기 (b) 단계는 상기 (b3) 단계 후,
(b4) 제 1 도전형 불순물을 도핑하여 상기 제 1 및 제 2 게이트산화막 가장자리로 각각 제 1 및 제 2 LDD 영역을 형성하는 단계와;
(b5) 상기 제 1 게이트산화막 및 제 1 실리콘게이트의 측면과 상기 제 2 게이트산화막 및 제 2 실리콘게이트 측면을 따라 각각 제 1 및 제 2 사이드월을 형성하는 단계와;
(b6) 상기 제 2 활성영역을 가린 후 제 2 도전형 불순물을 도핑하여 상기 제 1 사이드월 가장자리로 소스 및 드레인영역을 형성하는 단계와;
(b7) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 실리콘게이트와 상기 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 실리콘게이트와 상기 제 2 LDD 영역에 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 8 |
8
청구항 1에 있어서,
상기 (b) 단계는 상기 (b3) 단계 후,
(b4) 상기 제 2 게이트산화막 및 제 2 실리콘게이트의 측면을 따라 더미스페이서를 형성하는 단계와;
(b5) 제 1 도전형 불순물을 도핑하여 상기 제 1 게이트산화막과 상기 더미스페이서 가장자리로 각각 제 1 및 제 2 LDD 영역을 형성하는 단계와;
(b6) 상기 제 1 게이트산화막 및 제 1 실리콘게이트의 측면을 따라 사이드월을 형성하는 단계와;
(b7) 제 2 도전형 불순물을 도핑하여 상기 사이드월와 상기 더미스페이서 가장자리로 각각 제 1 소스 및 드레인영역과 제 2 소스 및 드레인영역을 형성하는 단계와;
(b8) 금속박막을 적층한 후 패터닝하고 열처리하여 각각 상기 제 1 실리콘게이트와 상기 제 1 소스 및 드레인영역에 제 1 내지 제 3 금속 실리사이드를, 상기 제 2 실리콘게이트와 상기 제 2 소스 및 드레인영역의 제 4 내지 제 6 금속 실리사이드를 형성하는 단계를 포함하는 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 9 |
9
청구항 8에 있어서,
상기 더미스페이서는 0 초과 10nm 이하의 질화물 또는 산화물계의 절연물질인 MOS 버랙터가 구비된 반도체 집적회로의 제조방법
|
| 10 |
10
삭제
|
| 11 |
11
삭제
|
| 12 |
12
삭제
|
| 13 |
13
삭제
|
| 14 |
14
삭제
|
| 15 |
15
삭제
|
| 16 |
16
삭제
|
| 17 |
17
삭제
|
| 18 |
18
삭제
|
| 19 |
19
삭제
|
