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고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법
- 기술번호 : KST2015137610
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 플래시 메모리 셀 스택, 플래시 메모리 셀 스택 스트링, 셀 스택 어레이 및 그 제조 방법에 관한 것이다. 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다. 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어진다. 플래시 메모리, 다이오드, 스택, 스트링, 어레이, 비휘발성 |
|---|---|
| Int. CL | H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01) |
| CPC | H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) H01L 27/0688(2013.01) |
| 출원번호/일자 | 1020080099231 (2008.10.09) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-0979906-0000 (2010.08.30) |
| 공개번호/일자 | 10-2010-0040141 (2010.04.19) 문서열기 |
| 공고번호/일자 | (20100906) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2008.10.09) |
| 심사청구항수 | 36 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 이종호 | 대한민국 | 대구 수성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 이지연 | 대한민국 | 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2008.10.09 | 수리 (Accepted) | 1-1-2008-0705750-95 |
| 2 | 보정요구서 Request for Amendment |
2008.10.23 | 발송처리완료 (Completion of Transmission) | 1-5-2008-0121574-17 |
| 3 | [출원서등 보정]보정서 [Amendment to Patent Application, etc.] Amendment |
2008.10.28 | 수리 (Accepted) | 1-1-2008-0746469-64 |
| 4 | 의견제출통지서 Notification of reason for refusal |
2010.07.16 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0304720-81 |
| 5 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2010.07.20 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0467244-35 |
| 6 | 등록결정서 Decision to grant |
2010.07.30 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0329157-15 |
| 7 | [출원인변경]권리관계변경신고서 [Change of Applicant] Report on Change of Proprietary Status |
2010.08.06 | 수리 (Accepted) | 1-1-2010-0508575-38 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 15 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 2 |
2 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 3 |
3 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택; 상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막; 상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면들에 층으로 번갈아 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 4 |
4 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 도우핑 반도체 영역의 하부면은 상기 반도체 기판과 접촉하여 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 5 |
5 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플래시 메모리 셀 스택은 상기 제1 도우핑 반도체 영역과 상기 반도체 기판 사이에 웰(well)을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 6 |
6 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 7 |
7 제6항에 있어서, 상기 전하저장노드는 제어전극의 모든 측면에 형성되거나, 제어전극과 제2 도우핑 반도체 영역이 겹치는 영역에만 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 8 |
8 제1항 내지 제3항 중 어느 한 항에 있어서, 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 반대 유형의 불순물로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 9 |
9 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 스택과 접하는 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향을 따라 가운데가 볼록하게 형성되거나 상기 제어전극과 겹치는 영역의 중심 부분이 볼록하게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 10 |
10 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 셀 스택은 다수 개의 셀 소자로 구성되며, 각 셀 소자는 상기 제어전극, 게이트 스택, 제2 도우핑 반도체 영역 및 제1 도우핑 반도체 영역을 포함하며, 상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택 측면에 있는 제2 도우핑 반도체 영역에서 발생하는 GIDL에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지하는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 11 |
11 제10항에 있어서, 상기 셀 소자는 프로그램 전압, 이레이져 전압, 프로그램 시간 및 이레이져 시간 중 하나 또는 두 가지 이상을 조절하여 하나의 셀 소자에 2비트 이상의 다중 레벨 저장이 가능하도록 하는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 12 |
12 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 도우핑 반도체 영역과 제1 도우핑 반도체 영역의 사이에 형성되는 접합(junction)은 상기 제1 절연막의 상부에 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 |
| 13 |
13 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 14 |
14 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 15 |
15 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택; 상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막; 상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 상기 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 상기 제1 절연막도 각 층에서 서로 연결되며, 인접한 제어전극들의 사이에 상기 제4 절연막이 배치되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 16 |
16 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 제1 도우핑 반도체 영역은 상기 반도체 기판과 접촉하여 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 17 |
17 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 플래시 메모리 셀 스택 스트링의 각 플래시 메모리 셀 스택은, 상기 제1 도우핑 반도체 영역과 상기 반도체 기판 사이에 웰(well)을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 18 |
18 제13항에 있어서, 상기 제어전극은 사각형 모양으로 이루어지며 그 둘레에 상기 게이트 스택이 형성되며, 상기 게이트 스택이 형성된 사각형 모양의 4 측면 중 하나의 측면에 격리 절연막이 형성되되 인접한 셀 스택 사이에도 연결되게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 19 |
19 제18항에 있어서, 상기 사각형 모양의 제어전극의 4 측면 중 하나의 측면에는 상기 게이트 스택이 형성되지 않고, 이 측면에 격리 절연막이 형성되되 인접한 셀 스택 사이에도 연결되게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 20 |
20 제13항 내지 제15항, 제18항, 제19항 중 어느 한 항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 21 |
21 제20항에 있어서, 상기 전하저장노드는 제어전극의 모든 측면에 형성되거나, 제어전극과 제2 도우핑 반도체 영역이 겹치는 영역에만 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 22 |
22 제13항 내지 제15항, 제18항, 제19항 중 어느 한 항에 있어서, 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 반대 유형의 불순물로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 23 |
23 제13항 내지 제15항, 제18항, 제19항 중 어느 한 항에 있어서, 상기 셀 스택은 다수 개의 셀 소자로 구성되며, 각 셀 소자는 상기 제어전극, 게이트 스택, 제2 도우핑 반도체 영역 및 제1 도우핑 반도체 영역으로 구성되며, 상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택 측면에 있는 제2 도우핑 반도체 영역에서 발생하는 GIDL에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지하는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 24 |
24 제23항에 있어서, 상기 셀 소자는 프로그램 전압, 이레이져 전압, 프로그램 시간 및 이레이져 시간 중 하나 또는 두 가지 이상을 조절하여 하나의 셀 소자에 2비트 이상의 다중 레벨 저장이 가능하도록 하는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링 |
| 25 |
25 제13항 내지 제15항, 제18항 및 제19항 중 어느 한 항에 있어서, 상기 셀 스택 스트링은 상기 층으로 형성된 제2 도우핑 반도체 영역들을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 배선과 연결되도록 하는 것을 특징으로 하는 셀 스택 스트링 |
| 26 |
26 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며, 서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역을 서로 공유하거나 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 형성된 격리 절연막을 더 구비하는 것을 특징으로 하는 셀 스택 어레이 |
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27 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택; 상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막; 상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 상기 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 상기 제1 절연막도 각 층에서 서로 연결되며, 인접한 제어전극들의 사이에 상기 제4 절연막이 배치되며, 서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역을 서로 공유하거나 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 형성된 격리 절연막을 추가로 구비하는 것을 특징으로 하는 셀 스택 어레이 |
| 28 |
28 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며, 서로 인접한 셀 스택 스트링 사이에서 제1 도우핑 반도체 영역 또는 격리 절연막이 배치되는 것을 특징으로 하는 셀 스택 어레이 |
| 29 |
29 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 제1 측면에 형성된 격리 절연막; 상기 게이트 스택의 제1 측면을 제외한 나머지 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 제1 측면을 제외한 나머지 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 게이트 스택의 제1 측면과 대향되는 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며, 서로 인접한 플래시 메모리 셀 스택 스트링의 격리 절연막은 서로 연결되며, 제1 도우핑 반도체 영역도 서로 연결되며, 서로 인접한 플래시 메모리 셀 스택 스트링은 제1 도우핑 반도체 영역 또는 격리 절연막을 서로 공유하는 것을 특징으로 하는 셀 스택 어레이 |
| 30 |
30 제29항에 있어서, 상기 제어 전극과 격리 절연막의 사이에 게이트 스택이 형성되지 않는 것을 특징으로 하는 셀 스택 어레이 |
| 31 |
31 제26항 내지 제30항 중 어느 한 항에 있어서, 상기 셀 스택 스트링은 상기 층으로 형성된 제2 도우핑 반도체 영역들을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 배선과 연결되도록 하는 것을 특징으로 하는 셀 스택 어레이 |
| 32 |
32 제26항 내지 제30항 중 어느 한 항에 있어서, 상기 셀 스택 어레이는 주변 회로인 MOS 소자와 동일한 반도체 기판에 집적되는 것을 특징으로 하는 셀 스택 어레이 |
| 33 |
33 (a) 반도체 기판에 희생 반도체층과 제2 도우핑 반도체 영역을 번갈아 형성하는 단계; (b) (a) 결과물의 일정 영역에 마스크 패턴을 형성하고 식각한 후, 상기 식각 영역의 내부 표면에 게이트 스택을 형성하는 단계; (c) 게이트 스택이 형성된 상기 식각 영역에 제어전극을 형성하는 단계; (d) 마스크 패턴을 형성하고 상기 희생 반도체층과 제2 도우핑 반도체 영역의 일부를 식각하는 단계; (e) 상기 희생 반도체층을 선택적으로 식각하고, 상기 희생 반도체층이 식각된 영역에 제1 절연막을 형성하는 단계; (f) 상기 제2 도우핑 반도체 영역의 측면에 제1 도우핑 반도체 영역을 형성하는 단계; 를 구비하며, 상기 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도우핑되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법 |
| 34 |
34 제33항에 있어서, 상기 (a) 단계는 (a1) 반도체 기판의 표면에 제5 절연막을 형성하고 마스크 패턴을 형성하는 단계; (a2) 상기 반도체 기판을 식각하되 상기 제5 절연막의 하부의 일부의 반도체 기판도 "undercut" 형태로 식각하는 단계; (a3) 상기 식각된 반도체 기판의 표면에 "L"모양의 희생반도체층과 제2 도우핑 반도체 영역을 번갈아 성장하는 단계;로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법 |
| 35 |
35 제33항에 있어서, 상기 (b)단계는 트렌치 형태로 식각하는 것을 특징으로 하며, 상기 (c) 단계는 상기 트렌치 형태로 식각된 영역에 제어전극용 물질을 채우고, 제어전극 이외의 영역을 선택적 식각한 후 식각된 영역에 제4 절연막을 채우는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법 |
| 36 |
36 제33항에 있어서, 상기 (e) 단계에서 희생 반도체층을 선택적으로 식각하는 단계는 희생 반도체층의 선택적 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 선택적으로 식각하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US08461643 | US | 미국 | FAMILY |
| 2 | US20110198687 | US | 미국 | FAMILY |
| 3 | WO2010041838 | WO | 세계지적재산권기구(WIPO) | FAMILY |
| 4 | WO2010041838 | WO | 세계지적재산권기구(WIPO) | FAMILY |
DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US2011198687 | US | 미국 | DOCDBFAMILY |
| 2 | US8461643 | US | 미국 | DOCDBFAMILY |
| 3 | WO2010041838 | WO | 세계지적재산권기구(WIPO) | DOCDBFAMILY |
| 4 | WO2010041838 | WO | 세계지적재산권기구(WIPO) | DOCDBFAMILY |
| 국가 R&D 정보가 없습니다. |
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| 특허 등록번호 | 10-0979906-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20081009 출원 번호 : 1020080099231 공고 연월일 : 20100906 공고 번호 : 특허결정(심결)연월일 : 20100730 청구범위의 항수 : 36 유별 : H01L 27/115 발명의 명칭 : 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 724,500 원 | 2010년 08월 31일 | 납입 |
| 제 4 년분 | 금 액 | 832,000 원 | 2013년 08월 16일 | 납입 |
| 제 5 년분 | 금 액 | 832,000 원 | 2014년 07월 22일 | 납입 |
| 제 6 년분 | 금 액 | 582,400 원 | 2015년 07월 30일 | 납입 |
| 제 7 년분 | 금 액 | 1,468,000 원 | 2016년 02월 12일 | 납입 |
| 제 8 년분 | 금 액 | 1,027,600 원 | 2017년 07월 24일 | 납입 |
| 제 9 년분 | 금 액 | 734,000 원 | 2018년 07월 20일 | 납입 |
| 제 10 년분 | 금 액 | 1,110,000 원 | 2019년 08월 02일 | 납입 |
| 제 11 년분 | 금 액 | 1,110,000 원 | 2020년 08월 20일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2008.10.09 | 수리 (Accepted) | 1-1-2008-0705750-95 |
| 2 | 보정요구서 | 2008.10.23 | 발송처리완료 (Completion of Transmission) | 1-5-2008-0121574-17 |
| 3 | [출원서등 보정]보정서 | 2008.10.28 | 수리 (Accepted) | 1-1-2008-0746469-64 |
| 4 | 의견제출통지서 | 2010.07.16 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0304720-81 |
| 5 | [명세서등 보정]보정서 | 2010.07.20 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0467244-35 |
| 6 | 등록결정서 | 2010.07.30 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0329157-15 |
| 7 | [출원인변경]권리관계변경신고서 | 2010.08.06 | 수리 (Accepted) | 1-1-2010-0508575-38 |
| 8 | 출원인정보변경(경정)신고서 | 2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 9 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 10 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 15 | 출원인정보변경(경정)신고서 | 2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1345118549 |
|---|---|
| 세부과제번호 | 2008-0062428 |
| 연구과제명 | 기능성 소재 기반의 가스 감지 소자 제조 및 집적 공정 개발 |
| 성과구분 | 등록 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국연구재단 |
| 연구주관기관명 | 경북대학교 산학협력단 |
| 성과제출연도 | 2010 |
| 연구기간 | 200809~201502 |
| 기여율 | 1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | NT(나노기술) |
특허성과
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|---|---|---|
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