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반도체 기판 및 이의 제조 방법

  • 기술번호 : KST2015141281
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계, 상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계 및 소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법을 제공한다. 또한, 본 발명은 기판, 상기 기판 상에 형성된 매몰 절연층 및 상기 매몰 절연층 상에 형성된 이완 SiGe층을 포함하고, 상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되는 것을 특징으로 하는 반도체 기판을 제공한다. 이에 따라, 본 발명은 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 높여 전기적 특성을 향상시키고, 두께를 감소시킬 수 있으며, 결정 결함이 적은 스트레인드 Si층을 포함하는 반도체 기판을 제조할 수 있다. 반도체 기판, 웨이퍼, SOI, SiGe, 이완 SiGe, Si, 실리콘, 스트레인드 Si, 결함, 디스로케이션
Int. CL H01L 21/02 (2006.01.01) H01L 21/324 (2017.01.01)
CPC H01L 21/02532(2013.01) H01L 21/02532(2013.01) H01L 21/02532(2013.01) H01L 21/02532(2013.01) H01L 21/02532(2013.01)
출원번호/일자 1020060045848 (2006.05.22)
출원인 한양대학교 산학협력단
등록번호/일자 10-0768507-0000 (2007.10.12)
공개번호/일자
공고번호/일자 (20071018) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.05.22)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 박재근 대한민국 경기도 성남시 분당구
2 이곤섭 대한민국 서울특별시 강남구
3 김태현 대한민국 서울 노원구

대리인

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번호 이름 국적 주소
1 남승희 대한민국 서울특별시 강남구 역삼로 ***, *층(역삼동, 청보빌딩)(아인특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울 성동구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2006.05.22 수리 (Accepted) 1-1-2006-0356532-82
2 선행기술조사의뢰서
Request for Prior Art Search
2006.12.06 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2007.01.12 수리 (Accepted) 9-1-2007-0000315-75
4 의견제출통지서
Notification of reason for refusal
2007.03.30 발송처리완료 (Completion of Transmission) 9-5-2007-0174733-19
5 지정기간연장신청서
Request for Extension of Designated Period
2007.05.30 수리 (Accepted) 1-1-2007-0398026-09
6 의견서
Written Opinion
2007.06.29 수리 (Accepted) 1-1-2007-0479073-67
7 명세서등보정서
Amendment to Description, etc.
2007.06.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0479072-11
8 등록결정서
Decision to grant
2007.09.28 발송처리완료 (Completion of Transmission) 9-5-2007-0528447-14
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2008.03.11 수리 (Accepted) 4-1-2008-5037763-28
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계;상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계;상기 SiGe층 상에 제 2 실리콘층을 성장시키는 단계;소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계;식각 공정을 통해 상기 산화막을 제거하는 단계; 및상기 산화막이 제거된 이완 SiGe층 상에 스트레인드 Si층을 성장시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법
2 2
삭제
3 3
삭제
4 4
기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계;상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계;소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계;식각 공정을 통해 상기 산화막을 제거하는 단계; 및상기 산화막이 제거된 이완 SiGe층 상에 스트레인드 Si층을 성장시키는 단계; 를 포함하고,상기 산화 공정은 습식 산화 공정을 이용하는 것을 특징으로 하는 반도체 기판의 제조 방법
5 5
청구항 1 또는 청구항 4에 있어서,상기 산화 공정은 800 내지 1200℃의 온도에서 이루어지는 것을 특징으로 하는 반도체 기판의 제조 방법
6 6
청구항 1 또는 청구항 4에 있어서,상기 산화막 두께에 따라 상기 이완 SiGe층의 두께 및 Ge 농도를 제어하는 것을 특징으로 반도체 기판의 제조 방법
7 7
청구항 1 또는 청구항 4에 있어서,산화 공정 이전에 상기 제 1 실리콘층 및 SiGe층의 두께를 측정하는 단계; 및상기 측정한 두께를 이용하여 산화막 두께를 산정하는 단계를 더 포함하고,상기 산정한 산화막 두께가 형성되도록 산화 공정을 진행하는 것을 특징으로 하는 반도체 기판의 제조 방법
8 8
청구항 1 또는 청구항 4에 있어서,상기 제 1 실리콘층의 두께는 5㎚ 내지 300㎚인 것을 특징으로 하는 반도체 기판의 제조 방법
9 9
청구항 1 또는 청구항 4에 있어서,상기 SiGe층의 두께는 5 내지 100㎚이고, Ge 농도는 5 내지 20%인 것을 특징으로 하는 반도체 기판의 제조 방법
10 10
청구항 1 또는 청구항 4에 있어서,상기 이완 SiGe층의 두께는 5 내지 100㎚이고, Ge 농도는 20 내지 70%인 것을 특징으로 하는 반도체 기판의 제조 방법
11 11
청구항 1 또는 청구항 4에 있어서,상기 산화막의 두께는 30 내지 500㎚인 것을 특징으로 하는 반도체 기판의 제조 방법
12 12
청구항 1 또는 청구항 4에 있어서,상기 성장시키는 단계는 유기금속 화학 기상 증착법(MOCVD), 화학 기상 증착법(CVD), 플라즈마 강화 화학 기상 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE) 또는 초고진공 화학 기상 증착법(UHA-CVD)을 이용하는 것을 특징으로 하는 반도체 기판의 제조 방법
13 13
청구항 1 또는 청구항 4에 있어서,상기 스트레인드 Si층의 두께는 5 내지 50㎚인 것을 특징으로 하는 반도체 기판의 제조 방법
14 14
기판;상기 기판 상에 형성된 매몰 절연층; 상기 매몰 절연층 상에 형성된 이완 SiGe층; 및상기 이완 SiGe층 상에 형성된 스트레인드 Si층을 포함하고,상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되며, 상기 이완 SiGe층의 Ge 농도는 두께 방향을 따라 가우시안 분포를 갖는 것을 특징으로 하는 반도체 기판
15 15
삭제
16 16
삭제
17 17
기판;상기 기판 상에 형성된 매몰 절연층; 상기 매몰 절연층 상에 형성된 이완 SiGe층; 및상기 이완 SiGe층 상에 형성된 스트레인드 Si층을 포함하고,상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되며, 상기 이완 SiGe층의 Ge 농도는 두께 방향을 따라 일정한 분포를 갖는 것을 특징으로 하는 반도체 기판
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.