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반도체 회로 시스템에서 에러를 보정하는 방법에 있어서,제 1 클록을 이용하여 제 1 엘리먼트를 구동하는 단계;제 2 클록을 이용하여 제 2 엘리먼트를 구동하는 단계;상기 제 1 클록 중 상기 제 1 엘리먼트에 에러가 발생한 사이클을 검출하는 단계; 및상기 에러를 보정하기 위하여 상기 검출된 사이클의 길이를 가변시키는 단계를 포함하되,상기 제 2 엘리먼트를 상기 제 1 엘리먼트의 에러를 보정하기 위해 사용되는 것을 특징으로 하는 반도체 회로 시스템에서 에러 보정 방법
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각기 제 1 엘리먼트 및 상기 제 1 엘리먼트의 에러를 보정하기 위해 사용되는 제 2 엘리먼트를 가지는 적어도 하나의 지엽 회로부; 및 상기 지엽 회로부와 전기적으로 연결된 중앙 처리부를 포함하되,상기 지엽 회로부는 상기 제 1 엘리먼트에 에러 발생시 상기 에러에 관한 에러 정보를 상기 중앙 처리부로 전송하며, 상기 지엽 회로부는 상기 에러를 보정하는 것을 특징으로 하는 반도체 회로 시스템
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제2항에 있어서, 상기 중앙 처리부는 상기 에러 정보 수신시 상기 반도체 회로 시스템을 리셋시키는 것을 특징으로 하는 반도체 회로 시스템
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제2항에 있어서, 상기 중앙 처리부는 상기 지엽 회로부들로 각기 클록을 제공하는 것을 특징으로 하는 반도체 회로 시스템
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제2항에 있어서, 상기 엘리먼트들은 동일한 플립플롭이며 입력단을 기초로 상호 병렬로 연결되는 것을 특징으로 하는 반도체 회로 시스템
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제 1 엘리먼트;상기 제 1 엘리먼트의 에러 검출 또는 보정을 위해 사용되는 제 2 엘리먼트;상기 제 1 엘리먼트의 출력과 상기 제 2 엘리먼트의 출력을 이용하여 에러 발생 여부를 판단하는 에러 로직부; 및상기 제 1 엘리먼트의 출력과 상기 에러 로직부의 출력을 이용하여 상기 제 1 엘리먼트의 에러를 보정하는 에러 보정부를 포함하는 것을 특징으로 하는 지엽 회로부
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제6항에 있어서, 상기 엘리먼트들은 동일한 D 플립플롭이고, 상기 제 1 엘리먼트로 입력되는 제 1 클록은 가변 클록이며, 상기 제 2 엘리먼트로 입력되는 제 2 클록은 고정 클록이고, 상기 제 2 클록의 사이클의 길이는 상기 제 1 클록의 사이클의 길이 이하인 것을 특징으로 하는 지엽 회로부
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제7항에 있어서, 상기 제 1 엘리먼트의 에러를 보정하기 위하여 상기 제 1 클록 중 에러가 검출된 사이클의 길이를 가변시키고, 상기 가변된 사이클의 전체 길이는 상기 제 2 클록의 복수의 사이클들에 대응하며, 상기 제 2 클록의 사이클들 중 하나에서 상기 에러의 발생을 검출하는 동작이 수행되고, 상기 제 2 클록의 사이클들 중 다른 하나에서 상기 검출된 에러를 보정하는 동작이 수행되는 것을 특징으로 하는 지엽 회로부
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제6항에 있어서, 상기 에러 로직부는,입력단들이 상기 제 2 엘리먼트의 입력단 및 출력단에 연결된 제 1 XNOR 게이트; 및상기 제 1 XNOR 게이트의 출력단에 연결된 제 1 인버터를 포함하되,상기 제 1 엘리먼트의 출력단은 상기 제 2 엘리먼트의 입력단에 연결되며, 상기 제 1 인버터의 출력은 상기 에러 보정부로 제공되는 것을 특징으로 하는 지엽 회로부
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제9항에 있어서, 상기 에러 보정부는,제 2 XNOR 게이트; 및 상기 제 2 XNOR 게이트의 출력단에 연결된 제 2 인버터를 포함하되,상기 제 1 엘리먼트의 출력단과 상기 제 1 인버터의 출력단이 상기 제 2 XNOR 게이트의 입력단들과 연결되는 것을 특징으로 하는 지엽 회로부
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제9항에 있어서, 상기 에러 로직부는 상기 제 1 인버터의 출력을 중앙 처리부로 제공하는 것을 특징으로 하는 지엽 회로부
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제 1 엘리먼트;상기 제 1 엘리먼트를 보정하기 위해 사용되는 제 2 엘리먼트 및 제 3 엘리먼트;상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트의 출력들을 이용하여 상기 제 1 엘리먼트의 에러를 보정하는 에러 보정부; 및상기 제 1 엘리먼트에 발생한 에러에 관한 에러 정보를 출력하는 에러 로직부를 포함하되,상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트는 입력단을 기준으로 하여 상호 병렬로 연결되는 것을 특징으로 하는 지엽 회로부
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제12항에 있어서, 상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트는 동일한 D 플립플롭이고, 상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트로 동일한 클록이 제공되는 것을 특징으로 하는 지엽 회로부
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제12항에 있어서,상기 제 1 엘리먼트의 출력과 상기 제 2 엘리먼트의 출력을 수신하는 제 1 AND 게이트;상기 제 1 엘리먼트의 출력과 상기 제 3 엘리먼트의 출력을 수신하는 제 2 AND 게이트;상기 제 2 엘리먼트의 출력과 상기 제 3 엘리먼트의 출력을 수신하는 제 3 AND 게이트; 및상기 제 1 AND 게이트 내지 상기 제 3 AND 게이트의 출력들을 수신하는 OR 게이트를 포함하되,상기 제 1 AND 게이트 내지 상기 제 3 AND 게이트는 상호 병렬로 연결되는 것을 특징으로 하는 지엽 회로부
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제12항에 있어서, 상기 에러 로직부는 상기 제 1 엘리먼트의 에러에 관한 에러 정보를 중앙 처리부로 제공하는 것을 특징으로 하는 지엽 회로부
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