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태스크 엔진 기반의 재구성가능 디지털 신호 프로세서로서, 특정 태스크 수행을 빠르게 처리하기 위한 태스크 엔진과, 상기 태스크 엔진과 상기 디지털 신호 프로세서의 시스템 버스와의 데이터 통신을 중개하는 SRR(software routing register)과, 상기 태스크 엔진에 대해서 데이터 경로에 대한 연산을 제공하는 데이터 경로부와, 상기 디지털 신호 프로세서 내부의 로직을 제어하는 DSP 제어부와, 중앙 처리 기능을 수행하고 상기 SRR에 대해 접근하는 인스트럭션을 가지는 DSP 코어와, 상기 시스템 버스를 통하여 상기 DSP 코어와 상기 DSP 제어부에 데이터를 입출력하는 공유 메모리와, 상기 시스템 버스를 통하여 상기 태스크 엔진과의 데이터 입출력을 수행하는 메모리 뱅크 를 포함하는 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 DSP 코어는 RISC(reduced instruction set computer) 구조인 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 데이터 경로부는 상기 디지털 신호 프로세서내의 MAC에 따라 태스크 엔진이 동작할 수 있도록 구성되는 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 SRR은 상기 시스템 버스 상에서 읽기 또는 쓰기가 가능한 레지스터 파일이고 태스크 엔진으로 데이터를 출력하는 출력 인터페이스를 포함하는 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 SRR은 다중화기(MUX) 구조를 부가하여 각 태스크 엔진에 대해서 포트 별로 설정이 가능한 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 태스크 엔진은 파라미터 설정에 의해서 모드를 변경할 수 있는 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제6항에 있어서, 상기 SRR은 상기 태스크 엔진의 파라미터 설정을 위한 구성 레지스터를 포함하는 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 태스크 엔진은 FFT(Fast Fourier Transform)을 위한 태스크 엔진을 포함하는 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 DSP 코어는 상기 SRR에 대한 인터럽트를 처리하는 인터럽트 프로토콜을 포함하는 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 상기 SRR의 크기 또는 개수는 상기 태스크 엔진의 필요성에 따라 설계되는 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제1항에 있어서, 외부 인터페이스 규격에 의해서 상기 시스템 버스에 연결되어 특정 태스크를 수행하는 외부 태스크 엔진과, 상기 외부 태스크 엔진과 상기 시스템 버스를 연결하는 커넥터 를 더 포함하는 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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제11항에 있어서, 상기 외부 태스크 엔진은 PCMCIA 규격에 의한 카드 형태로 구현되는 것이고, 상기 커넥터는 PCMCIA 규격에 의한 커넥터인 것인 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
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시스템-온-칩(system-on-chip)으로서, 제1항 내지 제12항 중 어느 한 항에 기재된 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서 를 포함하는 시스템-온-칩
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시스템-온-칩(system-on-chip)으로서, 제1항 내지 제12항 중 어느 한 항에 기재된 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서 를 포함하는 시스템-온-칩
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