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입력 데이터를 4배속으로 오버샘플링하기 위해 상기 입력 데이터의 속도를 고려하여 클럭 주기와 클럭 간격을 가지는 다중 위상 클럭을 발생하는 클럭 발생기와; 상기 다중 위상 클럭에 상응하게 상기 입력 데이터를 4배속 오버샘플링하는 1:4 샘플러를 포함하는 4배속 오버샘플러 위상검출기;데이터 속도의 1/2속도인 기준 클럭 신호와 VCO출력 클럭의 주파수가 같아지도록 하는 위상주파수검출기;상기 4배속 오버샘플러 위상검출기 및 위상주파수검출기의 출력단에 연결되어 상기 VCO의 주파수를 조정하는 전압을 조정하는 제1, 제2전하펌프기;입력데이터의 주파수를 초기 잡아주는 기준 클럭신호와 출력신호를 비교하여 주파수 동일 여부를 검출하여 상기 제1,제2전하펌프에 락을 거는 록 검출기; 및 복원데이터를 만드는 D-플립플롭;으로 구성되되,상기 1:4 샘플러는 상기 다중 위상 클럭에 동기하여 상기 입력 데이터의 연속된 2비트의 데이터를 4배속 오버샘플링함을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로
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제 1 항에 있어서, 상기 4배속 오버샘플러 위상검출기는 상기 1:4 샘플러에서 4배속 오버샘플링 된 데이터들 중 선행하는 1/2의 오버샘플링 데이터들을 입력하고, 미리 설정한 주기 동안 상기 입력된 4배속 오버샘플링 된 데이터들 중 선행하는 1/2의 오버샘플링 데이터들에 대해 동일 상태를 유지하여 출력하는 제1 D-플립 플롭과;상기 1:4 샘플러에서 4배속 오버샘플링 된 데이터들중 후행하는 1/2의 오버샘플링 데이터들을 입력하고, 상기 설정 주기 동안 상기 입력된 4배속 오버샘플링 된 데이터들 중 후행하는 1/2의 오버샘플링 데이터들에 대해 동일 상태를 유지하여 출력하는 제2 D-플립 플롭과;상기 제1 D-플립 플롭과 제2 D-플립 플롭에서 출력한 신호를 입력하여 미리 설정된 방식으로 논리 연산을 수행한 후, 상기 논리 연산 수행 결과에 상응하게 상기 다중 위상 클럭의 주기를 업 혹은 다운하여 조정하는 업/다운 제어기;를 포함함을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로
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제 2 항에 있어서, 상기 클럭 발생기는 링 구조의 전압 제어 발진기로 구현됨을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로
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제 2 항에 있어서, 상기 업/다운 제어기는; 상기 제1 D-플립 플롭에서 출력하는 신호를 입력하여 NAND 논리 연산을 수행하는 제1 및 제2 NAND 논리 게이트들과, 상기 제2 D-플립 플롭에서 출력하는 신호를 입력하여 NAND 논리 연산을 수행하는 제3 및 제4 NAND 논리 게이트들과, 상기 제1 NAND 논리 게이트와 제3 NAND 논리 게이트에서 출력한 신호를 입력하여 OR 논리 연산을 수행하여 상기 업 신호를 출력하는 제1 OR 논리 게이트와, 상기 제2 NAND 논리 게이트와 제4 NAND 논리 게이트에서 출력한 신호를 입력하여 OR 논리 연산을 수행하여 상기 다운 신호를 출력하는 제2 OR 논리 게이트를 포함함을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로
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제 1 항에 있어서, 상기 제1,제2전하펌프의 출력단에 필터가 더 구비된 것을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로
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4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로의 제어 방법에 있어서,입력 데이터를 상기 4배속 오버 샘플링하기 위해 상기 입력 데이터의 속도를 고려하여 클럭 주기와 클럭 간격을 가지는 다중 위상 클럭을 발생하는 제1과정과;상기 다중 위상 클럭에 동기하여 상기 입력 데이터의 연속된 2비트의 데이터를 4배속 오버샘플링하는 제2과정과;상기 4배속 오버샘플링 된 데이터들 중 선행하는 1/2의 오버샘플링 데이터들을 미리 설정한 주기 동안 동일 상태를 유지하여 출력하는 제3과정과; 상기 4배속 오버샘플링 된 데이터들 중 후행하는 1/2의 오버샘플링 데이터들을 상기 설정 주기 동안 동일 상태를 유지하여 출력하는 제4과정과; 상기 제3과정 및 제4과정에서의 출력 신호들을 미리 설정된 방식으로 논리 연산을 수행한 후, 상기 논리 연산 수행 결과에 상응하게 상기 다중 위상 클럭의 주기를 업 혹은 다운하여 조정하는 제5과정;을 포함함을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로의 제어 방법
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제 7 항에 있어서, 상기 제3과정 및 제4과정에서의 출력 신호들을 미리 설정된 방식으로 논리 연산을 수행한 후, 상기 논리 연산 수행 결과에 상응하게 상기 다중 위상 클럭의 주기를 업 혹은 다운하여 조정하는 제5과정은 상기 제3과정에서 출력하는 신호를 입력하여 NAND 논리 연산을 수행하는 제6과정과; 상기 제4과정에서 출력하는 신호를 입력하여 NAND 논리 연산을 수행하는 제7과정과; 상기 제6과정과 제7과정에서 출력한 신호를 미리 설정한 방식에 상응하게 OR 논리 연산을 수행하여 상기 업 신호 혹은 다운 신호로 출력하는 제8과정;을 포함함을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로의 제어 방법
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제 7 항에 있어서, 상기 제3과정 및 제4과정에서의 출력 신호들을 미리 설정된 방식으로 논리 연산을 수행한 후, 상기 논리 연산 수행 결과에 상응하게 상기 다중 위상 클럭의 주기를 업 혹은 다운하여 조정하는 제5과정은 상기 제3과정에서 출력하는 신호를 입력하여 NAND 논리 연산을 수행하는 제6과정과; 상기 제4과정에서 출력하는 신호를 입력하여 NAND 논리 연산을 수행하는 제7과정과; 상기 제6과정과 제7과정에서 출력한 신호를 미리 설정한 방식에 상응하게 OR 논리 연산을 수행하여 상기 업 신호 혹은 다운 신호로 출력하는 제8과정;을 포함함을 특징으로 하는 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로의 제어 방법
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