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고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법

  • 기술번호 : KST2015161267
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 플래시 메모리 셀 스트링 및 그 제조방법에 관한 것이다. 상기 플래시 메모리 셀 스트링은 다수 개의 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자는 반도체 기판, 반도체 기판에 순차적으로 적층되는 투과 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어 전극을 구비하고, 소스/드레인 영역은 형성되지 않는 것을 특징으로 한다. 상기 스위칭 소자는 셀 소자와 연결된 쪽에 소스 또는 드레인 영역을 구비하지 않으며, 셀 소자와 연결되지 않은 쪽에 소스 또는 드레인 영역을 구비하되 제어 전극과 겹치거나 또는 겹치지 않는 것을 특징으로 한다. 본 발명에 의하여 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 개선하고, 필요시 제어 전극으로부터의 fringing 전계를 통해 반전층을 유기해서 셀과 셀 사이 또는 셀 string이 전기적으로 연결되도록 한다. NAND 플래시, 소스/드레인, non-overlap, 메모리, 고집적, fringing 전계, SONOS, NFGM, 나노소자
Int. CL H01L 27/115 (2011.01) H01L 21/8247 (2011.01) B82Y 10/00 (2011.01)
CPC H01L 27/11568(2013.01) H01L 27/11568(2013.01)
출원번호/일자 1020060121143 (2006.12.04)
출원인 경북대학교 산학협력단
등록번호/일자 10-0856701-0000 (2008.08.29)
공개번호/일자 10-2008-0050654 (2008.06.10) 문서열기
공고번호/일자 (20080904) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.04)
심사청구항수 27

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 김일환 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)
2 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.04 수리 (Accepted) 1-1-2006-0896142-00
2 대리인변경신고서
Agent change Notification		 2007.05.09 수리 (Accepted) 1-1-2007-0343591-06
3 선행기술조사의뢰서
Request for Prior Art Search		 2007.09.04 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2007.10.12 수리 (Accepted) 9-1-2007-0058656-10
5 의견제출통지서
Notification of reason for refusal		 2007.10.29 발송처리완료 (Completion of Transmission) 9-5-2007-0579966-83
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.11.19 수리 (Accepted) 1-1-2007-0825931-09
7 거절결정서
Decision to Refuse a Patent		 2008.04.14 발송처리완료 (Completion of Transmission) 9-5-2008-0198611-44
8 명세서 등 보정서(심사전치)
Amendment to Description, etc(Reexamination)		 2008.05.19 보정승인 (Acceptance of amendment) 7-1-2008-0021197-86
9 의견제출통지서
Notification of reason for refusal		 2008.07.11 발송처리완료 (Completion of Transmission) 9-5-2008-0366694-64
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.07.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0537321-70
11 등록결정서
Decision to grant		 2008.08.28 발송처리완료 (Completion of Transmission) 9-5-2008-0451490-29
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 구비하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링
2 2
제1항에 있어서, 상기 스위칭 소자는 반도체 기판; 상기 반도체 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 제어 전극;상기 반도체 기판에 형성되되, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역;을 구비하며, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에 소스 또는 드레인 영역을 구비하지 아니하며, 셀 소자와 연결되지 않는 쪽에 구비된 상기 스위칭 소자의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
3 3
제1항에 있어서, 상기 스위칭 소자는 반도체 기판; 상기 반도체 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 제어 전극;상기 반도체 기판에 형성되되, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역;을 구비하며, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에 소스 또는 드레인 영역을 구비하지 아니하며, 상기 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링
4 4
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에 절연막을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
5 5
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 끝단에 배치되어 해당 셀 스트링을 선택하기 위한 하나 또는 둘 이상의 스위칭 소자로 이루어지는 플래시 메모리의 셀 스트링에 있어서, 상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 순차적으로 형성된 저장 노드 및 컨트롤 절연막;상기 컨트롤 절연막위에 형성된 제어 전극;상기 반도체 기판에 형성된 소스 및 드레인 영역;을 구비하며, 상기 셀 소자의 소스 및 드레인 영역은 상기 셀 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
6 6
제5항에 있어서, 상기 스위칭 소자는 반도체 기판;상기 반도체 기판위에 형성된 게이트 절연막;상기 게이트 절연막위에 형성된 제어 전극;상기 반도체 기판위에 형성된 소스 및 드레인 영역;을 구비하며, 상기 스위칭 소자의 소스 및 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
7 7
제5항에 있어서, 상기 스위칭 소자는 반도체 기판;상기 반도체 기판위에 형성된 게이트 절연막;상기 게이트 절연막위에 형성된 제어 전극;상기 반도체 기판위에 형성된 소스 및 드레인 영역;을 구비하며, 셀 소자와 연결되는 쪽에 형성되는 상기 스위칭 소자의 소스 또는 드레인 영역은 상기 스위칭 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
8 8
제5항 내지 제7항 중 어느 한 항에 있어서, 상기 제어 전극의 측면에 절연성 스페이서를 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
9 9
제2항, 제3항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 스위칭 소자의 소스 및 드레인 영역은 셀 소자의 소스 및 드레인 영역보다 더 높은 농도로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스트링
10 10
제2항, 제3항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 스위칭 소자의 제어 전극 아래에 형성되는 게이트 절연막은 셀 소자와 동일한 투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
11 11
제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서, 상기 투과 절연막은 1 ~ 10 nm 의 두께로 형성되고, 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 다양한 유전 상수와 밴드갭을 가진 물질들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링
12 12
제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서, 상기 전하 저장 노드는 0
13 13
제12항에 있어서, 상기 전하 저장 노드가 박막 형태로 형성되는 경우 상기 박막은 질화막과 금속산화물을 포함하며,상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우, 절연 물질의 박막과 도전성 또는 절연성을 갖는 나노 크기의 도트들로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링
14 14
제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서, 상기 컨트롤 절연막은 2 nm ~ 30 nm의 두께로 형성되고, 단층 또는 다층의 절연막으로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
15 15
제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 제어 전극은 1 nm ~ 900 nm 의 두께로 형성되고, 단층 또는 다층으로 형성되며, 다층으로 형성되는 경우 각 층은 이웃한 층과 일함수나 도전성이 서로 다른 물질들로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
16 16
제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 제어 전극은 p형이나 n형으로 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스트링
17 17
제5항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 소스 및 드레인 영역과 상기 소스 및 드레인 영역에 인접한 제어 전극과의 이격 거리는 0
18 18
제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 제어전극 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하여, 짧은채널효과를 억제하는 것을 특징으로 하는 플래시 메모리 셀 스트링
19 19
반도체 기판위에 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 셀 스트링들을 구비하는 플래시 메모리 소자의 제조 방법에 있어서, (a) 반도체 기판에 소자격리영역을 형성하는 단계와;(b) 상기 결과물위에 투과 절연막을 형성하는 단계와;(c) 상기 결과물 위에 전하저장 노드를 형성하는 단계와;(d) 상기 결과물 위에 컨트롤 절연막을 형성하고 제어전극을 형성하는 단계와;(e) 상기 스위칭 소자가 형성되는 영역에 스위칭 소자용 소스/드레인 영역을 형성하는 단계와;(f) 상기 (e) 단계의 결과물 위에 층간 절연막을 형성하는 단계와;(g) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 배선용 금속층을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법
20 20
제19항에 있어서, 상기 (d) 단계이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하는 단계를 형성하는 단계를 더 구비하거나, 상기 (d) 단계 이후에 상기 제어 전극의 측벽에 절연막 스페이서를 형성하고, 셀 소자의 소스/드레인 영역 형성을 위한 이온주입을 하여, 상기 제어 전극과 겹치지 않는 소스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는플래시 메모리 소자 제조방법
21 21
반도체 기판위에 순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 셀 스트링들을 구비하는 플래시 메모리 소자의 제조 방법에 있어서, (a) 상기 반도체 기판에 소자격리영역을 형성하는 단계와;(b) 희생 절연막을 형성하는 단계와;(c) 제어전극 마스크를 이용하여 제어전극이 형성될 부분의 상기 희생 절연막을 반도체 표면까지 식각하여 형성하는 단계와;(d) 얇은 산화막을 형성한 뒤 채널 도우핑을 선택적으로 수행하고 얇은 산화막을 제거하는 단계와;(e) 투과 절연막을 형성하는 단계와;(f) 상기 결과물 위에 전하저장 노드를 형성하는 단계와;(g) 상기 결과물 위에 컨트롤 절연막을 형성하고 제어전극을 형성하는 단계와;(h) 상기 희생 절연막을 제거하고 제어전극의 측면에 있는 전하 저장노드를 제거하는 단계와;(i) 스위칭 소자가 형성될 영역에 스위칭 소자용 소스/드레인 영역을 형성하는 단계와;(j) 상기 결과물 위에 층간 절연을 위한 절연막을 형성하는 단계와;(k) 셀 소자를 제외한 영역의 소자에서 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자 제조방법
22 22
다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,상기 스위칭 소자는 반도체 기판;상기 반도체 기판위에 형성된 게이트 절연막;상기 게이트 절연막위에 형성된 제어 전극;상기 반도체 기판위에 형성된 소스 또는 드레인 영역;을 구비하며, 상기 셀 소자와 연결되는 쪽에는 소스 또는 드레인 영역이 형성되지 아니하고, 셀 소자와 연결되지 않는 쪽에만 소스 또는 드레인 영역이 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자
23 23
제22항에 있어서, 상기 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역은 상기 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자
24 24
다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,상기 스위칭 소자는 반도체 기판;상기 반도체 기판위에 형성된 게이트 절연막;상기 게이트 절연막위에 형성된 제어 전극;상기 반도체 기판위에 형성된 소스 및 드레인 영역;을 구비하며, 상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하며, 상기 소스 및 드레인 영역은 제어 전극과 겹치지 않게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자
25 25
다수개의 셀 소자와 상기 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 구성되는 플래시 메모리의 셀 스트링에서의 상기 스위칭 소자에 있어서,상기 스위칭 소자는 반도체 기판;상기 반도체 기판위에 형성된 게이트 절연막;상기 게이트 절연막위에 형성된 제어 전극;상기 반도체 기판위에 형성된 소스 및 드레인 영역;을 구비하며, 상기 스위칭 소자는 상기 셀 소자와 연결되는 쪽 및 상기 셀 소자와 연결되지 않는 쪽에 모두 소스 또는 드레인 영역을 구비하고, 상기 셀 소자와 연결되는 쪽의 소스 또는 드레인은 제어 전극과 겹치지 않게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 스위칭 소자
26 26
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에서의 상기 셀 소자는 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비하며, 상기 셀 소자는 소스 및 드레인 영역을 포함하지 않는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀 소자
27 27
순차적으로 연결된 다수개의 셀 소자 및 상기 연결된 셀 소자들의 양 가장자리에 배치되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에서의 상기 셀 소자는, 반도체 기판; 상기 반도체 기판위에 형성된 투과 절연막; 상기 투과 절연막위에 순차적으로 형성된 저장 노드 및 컨트롤 절연막;상기 컨트롤 절연막위에 형성된 제어 전극;상기 반도체 기판에 형성된 소스 및 드레인 영역;을 구비하며, 상기 셀 소자의 소스 및 드레인 영역은 상기 셀 소자의 제어 전극과 겹치지 않도록 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링의 셀소자
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순번 패밀리번호 국가코드 국가명 종류
1 JP05317981 JP 일본 FAMILY
2 JP05592448 JP 일본 FAMILY
3 JP22512019 JP 일본 FAMILY
4 JP25008995 JP 일본 FAMILY
5 US08471295 US 미국 FAMILY
6 US20100038698 US 미국 FAMILY
7 WO2008069539 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 JP2010512019 JP 일본 DOCDBFAMILY
2 JP2010512019 JP 일본 DOCDBFAMILY
3 JP2010512019 JP 일본 DOCDBFAMILY
4 JP2013008995 JP 일본 DOCDBFAMILY
5 JP5317981 JP 일본 DOCDBFAMILY
6 JP5592448 JP 일본 DOCDBFAMILY
7 US2010038698 US 미국 DOCDBFAMILY
8 US8471295 US 미국 DOCDBFAMILY
9 WO2008069539 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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