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고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법

  • 기술번호 : KST2015161430
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 초고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조방법에 관한 것이다. 상기 셀 소자는 반도체 기판, 반도체 기판위에 형성된 제1 도우핑 반도체 영역, 상기 제1 도우핑 반도체 영역위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역위에 순차적으로 형성되는 터널링 절연막, 전하 저장 노드, 컨트롤 절연막 및 제어 전극;을 구비한다. 상기 제1 및 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도핑된 것을 특징으로 한다. 상기 플래시 메모리 셀 스트링은 전술한 구조를 갖는 다수 개의 셀 소자가 일렬로 배열되어 형성되거나 상기 배열된 셀 소자들 및 셀 선택을 위한 스위칭 소자로 형성된다. 본 발명에 의하여 기존의 NOR나 NAND 플래시 메모리의 셀 소자의 축소화 특성과 성능을 크게 개선한다. 본 발명에 따른 셀 소자는 기존의 트랜지스터형 셀 소자와 달리 채널과 소스/드레인을 구비하지 않기 때문에 기존의 메모리에 비해 제조공정이 간단하고 cross-talk이나 read disturb와 같은 문제를 크게 개선한다. 플래시 메모리, GIDL, 고집적, 고성능, 스트링, 나노소자
Int. CL H01L 27/115 (2011.01) H01L 21/8247 (2011.01) B82Y 10/00 (2011.01)
CPC H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01) H01L 27/11568(2013.01)
출원번호/일자 1020080073778 (2008.07.28)
출원인 경북대학교 산학협력단
등록번호/일자 10-0973827-0000 (2010.07.28)
공개번호/일자 10-2010-0012410 (2010.02.08) 문서열기
공고번호/일자 (20100804) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.07.28)
심사청구항수 25

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.07.28 수리 (Accepted) 1-1-2008-0544346-75
2 보정요구서
Request for Amendment		 2008.08.08 발송처리완료 (Completion of Transmission) 1-5-2008-0097631-13
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.08.19 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0588044-12
4 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2008.08.22 수리 (Accepted) 1-1-2008-0598521-68
5 의견제출통지서
Notification of reason for refusal		 2010.04.30 발송처리완료 (Completion of Transmission) 9-5-2010-0183883-53
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.05.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0307065-51
7 등록결정서
Decision to grant		 2010.05.27 발송처리완료 (Completion of Transmission) 9-5-2010-0224916-78
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판; 특정 유형의 불순물로 도핑되며 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 도우핑 반도체 영역과는 반대 유형의 불순물로 도핑되며, 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막; 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 컨트롤 절연막 및 제어 전극; 을 구비하는 플래시 메모리 셀 소자
2 2
제1항에 있어서, 상기 제1 도우핑 반도체 영역이 p형 반도체인 경우 상기 제2 도우핑 반도체 영역은 n형 반도체이며, 상기 제1 도우핑 반도체 영역이 n형 반도체인 경우 상기 제2 도우핑 반도체 영역은 p형 반도체인 것을 특징으로 하는 플래시 메모리 셀 소자
3 3
제1항에 있어서, 상기 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극의 중심 부분과 만나는 지점의 높이가 제어 전극의 양 끝부분과 만나는 지점의 높이보다 더 높은 것을 특징으로 하는 플래시 메모리 셀 소자
4 4
제1항에 있어서, 상기 플래시 메모리 셀 소자는 상기 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 소자
5 5
제1항에 있어서, 상기 전하저장노드는 상기 제어전극 아래에 국한되도록 형성되거나 제어전극의 좌우로 확장되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 소자
6 6
제1항에 있어서, 상기 터널링 절연막은 한층 또는 다층으로 구현될 수 있으며, 상기 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 소자
7 7
삭제
8 8
제1항에 있어서, 상기 전하 저장 노드는 도전성 물질로 이루어진 도전성 박막으로 형성되거나, 절연 물질로 이루어진 절연성 박막으로 형성되거나, 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연성 박막과 나노 크기의 도트가 결합된 형태로 형성되는 것을 특징으로 하는 플래시 메모리 셀 소자
9 9
제8항에 있어서, 상기 전하 저장 노드가 도전성 박막으로 형성되는 경우 상기 도전성 박막은 반도체, 금속, 금속질화막, 다원계 금속, 실리사이드 중 하나 또는 둘 이상을 포함하며, 상기 전하 저장 노드가 절연성 박막으로 형성되는 경우 상기 절연성 박막은 질화막과 금속산화막 중 하나 또는 둘 이상을 포함하며, 상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 소자
10 10
제1항에 있어서, 상기 셀 소자의 제어 전극은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나 또는 2개 이상의 조합으로 이루어지는 것을 특징으로 플래시 메모리 셀 소자
11 11
제1항에 있어서, 상기 플래시 메모리 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 상기 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역 사이에 GIDL(Gate Induced Drain Leakage)에 의해 흐르는 전류의 크기를 읽어서 프로그램 상태나 정도를 감지하는 것을 특징으로 하는 특징으로 하는 플래시 메모리 셀 소자
12 12
제1항에 있어서, 상기 플래시 메모리 셀 소자는 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능하도록 하는 것을 특징으로 하는 플래시 메모리 셀 소자
13 13
제1항에 있어서, 상기 제2 도우핑 반도체 영역은 in-situ 방식으로 도우핑된 반도체 에피층으로 형성하는 것을 특징으로 하는 플래시 메모리 셀 소자
14 14
일렬로 배열되어 서로 연결된 다수 개의 셀 소자들로 이루어지는 플래시 메모리 셀 스트링에 있어서, 상기 셀 소자는, 반도체 기판; 제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 반도체 유형과는 반대의 반도체 유형으로 도핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막; 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 블록킹 절연막 및 제어 전극;을 구비하고 상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 절연막을 구비하고, 상기 셀 소자들의 제1 도우핑 반도체 영역들을 서로 연결되고, 상기 셀 소자들의 제2 도우핑 반도체 영역들도 서로 연결되도록 하고, 연결된 제1 및 제2 도우핑 반도체 영역들에 전기적 접촉을 위한 전극을 포함하는 것을 특징으로 하는 플래시 메모리 셀 스트링
15 15
일렬로 배열되어 서로 연결된 다수 개의 셀 소자들 및 상기 연결된 다수개의 셀 소자들의 끝단에 형성되는 스위칭 소자로 이루어지는 플래시 메모리 셀 스트링에 있어서, 상기 셀 소자는, 반도체 기판; 제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 반도체 유형과는 반대인 제2 반도체 유형으로 도핑되어 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역; 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막; 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드, 블록킹 절연막 및 제어 전극;을 구비하고 상기 스위칭 소자는, 반도체 기판; 상기 제1 반도체 유형으로 도핑되어 상기 반도체 기판위에 형성된 제1 도우핑 반도체 영역; 상기 제1 도우핑 반도체 영역위에 형성되는 게이트 절연막; 상기 게이트 절연막위에 형성되는 게이트 전극; 상기 제1 도우핑 반도체 영역에 형성되는 소스 또는 드레인;을 구비하고, 상기 셀 스트링은 상기 각 셀 소자의 제어전극들의 사이에 형성된 절연막을 더 구비하고, 상기 스위칭 소자는 상기 연결된 다수 개의 셀 소자들의 한쪽 또는 양쪽 끝단에 하나 또는 두 개 이상을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링
16 16
제14항 내지 제15항 중 어느 한 항에 있어서, 상기 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향에서 제어 전극과 만나는 중심 부분의 높이가 제어 전극과 만나는 양 끝단의 높이보다 높게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
17 17
제14항 내지 제15항 중 어느 한 항에 있어서, 상기 셀 소자는 상기 셀 소자의 제1 도우핑 반도체 영역 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링
18 18
제14항에 있어서, 상기 셀 스트링의 제2 도우핑 반도체 영역에 대한 전기적 접촉창은 셀 스트링의 양쪽 끝 부분에 형성하거나 양쪽 끝부분 중 어느 한쪽에 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
19 19
제15항에 있어서, 상기 스위칭 소자의 게이트 절연막은 셀 소자와 동일한 블록킹 절연막, 전하저장노드, 터널링 절연막으로 구성되거나, 한층 또는 다층의 절연막으로 형성되는 것을 특징으로 하는 플래시 메모리 셀 스트링
20 20
제14항 및 제15항 중 어느 한 항에 있어서, 상기 셀 스트링을 배열 구조로 형성할 때, 각 셀 스트링 사이에 격리 절연막을 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링
21 21
제15항에 있어서, 상기 셀 스트링은 셀 소자들의 제1 도우핑 반도체 영역과 상기 스위칭 소자의 제1 도우핑 반도체 영역의 아래에 형성된 매몰 절연막을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스트링
22 22
제14항 및 제15항 중 어느 한 항에 있어서, 상기 제1 도우핑 반도체 영역에 대한 전기적 접촉은 공통으로 형성된 기판 콘택을 통해 형성하거나, 제1 도우핑 반도체 영역을 도우핑 유형이 다른 웰(well) 속에 형성하고 각 셀 스트링마다 또는 다수 개의 셀 스트링으로 구성된 스트링 모듈마다 독립적으로 제1 도우핑 반도체 영역의 전기적인 접촉을 형성하는 것을 특징으로 하는 플래시 메모리 셀 스트링
23 23
제14항 및 제15항에 있어서, 상기 셀 스트링은 제어 회로인 MOS 소자와 동일한 반도체 기판에 집적되는 것을 특징으로 하는 플래시 메모리 셀 스트링
24 24
(a) 반도체 기판에 제1 도우핑 반도체 영역을 형성하는 단계와; (b) 제1 도우핑 반도체 영역이 형성된 반도체 기판위에 소자격리영역인 격리 절연막을 형성하는 단계와; (c) 제1 도우핑 반도체 영역 위에 제2 도우핑 반도체 영역을 형성하는 단계와; (d) 제2 도우핑 반도체 영역 위에 터널링 절연막, 전하저장노드, 블록킹 절연막을 순차적으로 형성하고 제어전극을 형성하는 단계와; (e) 층간 절연막인 제1 절연막을 형성하는 단계와; (f) 콘택이 필요한 곳에 콘택(contact)을 형성하고 금속층을 순차적으로 형성하는 단계; 를 포함하며, 상기 제1 도우핑 반도체 영역과 상기 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도핑되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 소자 제조방법
25 25
삭제
26 26
제24항에 있어서, 상기 (a) 단계를 형성하기 전에 국소적으로 제2 도우핑 반도체 영역의 불순물과 반대 유형의 불순물로 도핑된 웰(well)을 형성하고 drive-in하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 소자 제조방법
27 27
제24항에 있어서, 상기 (c) 제2 도우핑 반도체 영역을 형성하는 단계는 이온주입공정 및 어닐링 공정을 수행하여 불순물 도핑하거나, in-situ 방식으로 반도체 에피택셜층 성장 중에 불순물 도핑하는 것을 특징으로 하는 플래시 메모리 셀 소자제조방법
28 28
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29 29
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