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제 1 신호와 제 2 신호의 충돌 여부를 감지하고, 이 제 1 신호와 제 2 신호가 충돌할 경우 우선순위가 높은 신호를 먼저 출력하고, 다른 하나의 신호를 이후에 출력하는 충돌 제어부;상기 제 1 및 제 2 신호가 유효한 신호인지를 판단하여 상기 제 1 및 제 2 신호가 유효한 신호일 경우 상기 제 1 및 제 2 신호가 래치부에 저장될 수 있도록 제 1 및 제 2 래치인에이블 신호를 출력하고, 상기 제 1 및 제 2 신호에 대한 명령이 수행된 후 이를 감지하여 제 1 및 제 2 리셋신호를 출력하여 상기 래치부를 리셋시키는 래치 제어부;상기 래치부에 홀딩된 제 1 신호의 연산시간을 반영하여 상기 제 1 신호의 명령을 수행하는데 필요한 연산시간을 확보하고, 다음에 입력될 제 1 신호의 명령을 수행할 시작 시간을 제어하는 제 1 연산시간 반영부; 및,상기 래치부에 홀딩된 제 2 신호의 연산시간을 반영하여 상기 제 2 신호의 명령을 수행하는데 필요한 연산시간을 확보하고, 다음에 입력될 제 2 신호의 명령을 수행할 시작 시간을 제어하는 제 2 연산시간 반영부를 포함하며;상기 충돌 제어부가, 입력신호들이 모두 논리 하이이면 논리 로우를 출력하고, 상기 입력신호들이 모두 논리 로우이면 논리 하이를 출력하며, 상기 입력신호들이 논리 하이와 논리 로우를 모두 포함하면 하이 임피던스 상태로 유지되는 입력부; 및 상기 입력부의 출력이 논리 하이이면 상기 출력신호를 논리 로우로써 래치시키고, 상기 입력부의 출력이 논리 로우이면 상기 출력신호를 논리 하이로써 래치시키며, 상기 입력부의 출력이 하이 임피던스 상태이면 전 단계의 출력신호를 출력하는 출력부로 이루어진 씨게이트 회로를 포함함을 특징으로 하는 신호 충돌방지회로
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삭제
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제 1 항에 있어서,상기 래치 제어부는,제 1 신호가 비활성화 상태에서 활성화 상태로 천이하는 순간 제 1 래치인에이블 신호를 출력하여 상기 래치부의 제 1 래치에 공급하는 제 1 지연부; 및,제 2 신호가 비활성화 상태에서 활성화 상태로 천이하는 순간 제 2 래치인에이블 신호를 출력하여 상기 래치부의 제 2 래치에 공급하는 제 2 지연부;상기 제 1 신호에 해당하는 제 1 유효신호에 대한 명령이 완료되는 순간 상기 제 1 래치에 제 1 리셋신호를 공급하는 제 1 리셋부; 및,상기 제 2 신호에 해당하는 제 2 유효신호에 대한 명령이 완료되는 순간 상기 제 2 래치에 제 2 리셋신호를 공급하는 제 2 리셋부를 포함함을 특징으로 하는 신호 충돌방지회로
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제 3 항에 있어서,상기 제 1 연산시간 반영부로부터의 제 1 실신호를 공급받아, 불필요한 범위내에서 발생된 활성화 신호를 제거하는 제 1 글리치 제거부; 및,상기 제 2 연산시간 반영부로부터의 제 2 신호를 공급받아, 불필요한 범위내에서 발생된 활성화 신호를 제거하는 제 2 글리치 제거부를 더 포함함을 특징으로 하는 신호 충돌방지회로
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제 4 항에 있어서,상기 제 1 지연부는 제 1 논리합 게이트, 제 1 지연수단, 및 제 1 반전기를 포함하고, 상기 제 1 논리합 게이트에는 제 1 신호와, 상기 제 1 지연수단 및 제 1 반전기를 차례로 통과한 제 1 신호가 입력되며;제 2 지연부는 제 2 논리합 게이트, 제 2 지연수단, 및 제 2 반전기를 포함하고, 상기 제 2 논리합 게이트에는 제 2 신호와, 상기 제 2 지연수단 및 제 2 반전기를 차례로 통과한 제 2 신호가 입력되며;제 1 리셋부는 제 1 논리곱 게이트, 제 3 지연수단, 및 제 3 반전기를 포함하고, 상기 제 1 논리곱 게이트에는 제 1 글리치 제거부로부터의 제 1 유효신호와, 상기 제 1 글리치 제거부로부터 출력되어 상기 제 3 지연수단 및 제 3 반전기를 차례로 통과한 제 1 유효신호가 입력되며; 그리고,제 2 리셋부는 제 2 논리곱 게이트, 제 4 지연수단, 및 제 4 반전기를 포함하고, 상기 제 2 논리곱 게이트에는 제 2 글리치 제거부로부터의 제 2 유효신호와, 상기 제 2 글리치 제거부로부터 출력되어 상기 제 4 지연수단 및 제 4 반전기를 차례로 통과한 제 2 유효신호가 입력되는 것을 특징으로 하는 신호 충돌방지회로
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제 5 항에 있어서,상기 충돌 제어부는, 제 3 리셋신호, 제 1 중간신호, 및 제 2 실신호를 논리조합하여 제 1 제어신호를 생성하고, 이 생성된 제 1 제어신호의 논리 상태에 따라 상기 제 1 중간신호의 출력 여부를 결정하는 제 1 중간신호 출력부; 및,상기 제 3 리셋신호, 제 2 중간신호, 및 제 1 실신호를 논리조합하여 상기 제 2 제어신호를 생성하고, 이 생성된 제 2 제어신호의 논리 상태에 따라 상기 제 2 중간신호의 출력 여부를 결정하는 제 2 중간신호 출력부를 포함함을 특징으로 하는 신호 충돌방지회로
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7
제 6 항에 있어서,상기 제 1 제어신호와 제 2 제어신호는 서로 상반된 위상을 갖는 것을 특징으로 하는 신호 충돌방지회로
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8
제 6 항에 있어서,상기 씨게이트 회로는 제 1 및 제 2 씨게이트 회로로 구성되며;상기 제 1 중간신호 출력부는, 제 1 래치로부터의 제 1 중간신호와 외부로부터의 제 3 리셋신호를 논리합하여 출력하는 제 3 논리합 게이트; 상기 제 2 연산시간 반영부로부터의 제 2 실신호를 반전시키는 제 5 반전기; 상기 제 5 반전기로부터의 제 2 실신호와 상기 외부로부터의 제 3 리셋신호를 논리합하여 출력하는 제 4 논리합 게이트; 상기 제 3 논리합 게이트로부터의 출력과 제 4 논리합 게이트로부터의 출력을 논리연산하여 출력하는 제 1 씨게이트 회로를 포함하며;제 2 중간신호 출력부는, 상기 제 2 래치로부터의 제 2 중간신호를 지연시켜 출력하는 제 5 지연수단; 상기 제 5 지연수단으로부터의 제 2 중간신호와, 상기 외부로부터의 제 3 리셋신호를 논리합하여 출력하는 제 5 논리합 게이트; 상기 제 1 연산시간 반영부로부터의 제 1 실신호를 반전시키는 제 6 반전기; 상기 제 6 반전기로부터의 제 1 실신호와 상기 제 3 리셋신호를 논리합하여 출력하는 제 6 논리합 게이트와; 상기 제 5 논리합 게이트로부터의 출력과 제 6 논리합 게이트로부터의 출력을 논리연산하여 출력하는 제 2 씨게이트 회로를 포함함을 특징으로 하는 신호 충돌방지회로
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제 8 항에 있어서,상기 제 1 씨게이트 회로에 구비된 입력부는,상기 제 3 논리합 게이트로부터의 제 1 입력신호에 의해 제어되며, 전원전압과 제 1 접점 사이에 접속된 제 1 PMOS 트랜지스터;상기 제 4 논리합 게이트로부터의 제 2 입력신호에 의해 제어되며, 상기 제 1 접점과 제 1 출력단 사이에 접속된 제 2 PMOS 트랜지스터;상기 제 4 논리합 게이트로부터의 제 2 입력신호에 의해 제어되며, 상기 제 1 출력단과 제 2 접점 사이에 접속된 제 1 NMOS 트랜지스터; 및,상기 제 3 논리합 게이트로부터의 제 1 입력신호에 의해 제어되며, 접지전압과 상기 제 2 접점 사이에 접속된 제 2 NMOS 트랜지스터를 포함함을 특징으로 하는 신호 충돌방지회로
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제 9 항에 있어서,상기 제 1 씨게이트 회로의 출력부는,상기 제 1 출력단으로부터의 출력에 의해 제어되며, 전원전압과 제 2 출력단 사이에 접속된 제 3 PMOS 트랜지스터;상기 제 1 출력단으로부터의 출력에 의해 제어되며, 상기 제 2 출력단과 접지전압 사이에 접속된 제 3 NMOS 트랜지스터;상기 제 2 출력단으로부터의 출력에 의해 제어되며, 상기 전원전압과 제 1 출력단 사이에 접속된 제 4 PMOS 트랜지스터; 및,상기 제 2 출력단으로부터의 출력에 의해 제어되며, 상기 제 1 출력단과 접지전압 사이에 접속된 제 4 NMOS 트랜지스터를 포함함을 특징으로 하는 신호 충돌방지회로
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제 8 항에 있어서,상기 제 2 씨게이트 회로에 구비된 입력부는,상기 제 5 논리합 게이트로부터의 제 1 입력신호에 의해 제어되며, 전원전압과 제 1 접점 사이에 접속된 제 1 PMOS 트랜지스터;상기 제 6 논리합 게이트로부터의 제 2 입력신호에 의해 제어되며, 상기 제 1 접점과 제 1 출력단 사이에 접속된 제 2 PMOS 트랜지스터;상기 제 6 논리합 게이트로부터의 제 2 입력신호에 의해 제어되며, 상기 제 1 출력단과 제 2 접점 사이에 접속된 제 1 NMOS 트랜지스터; 및,상기 제 5 논리합 게이트로부터의 제 1 입력신호에 의해 제어되며, 접지전압과 상기 제 2 접점 사이에 접속된 제 2 NMOS 트랜지스터를 포함함을 특징으로 하는 신호 충돌방지회로
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제 11 항에 있어서,상기 제 2 씨게이트 회로의 출력부는,상기 제 1 출력단으로부터의 출력에 의해 제어되며, 전원전압과 제 2 출력단 사이에 접속된 제 3 PMOS 트랜지스터;상기 제 1 출력단으로부터의 출력에 의해 제어되며, 상기 제 2 출력단과 접지전압 사이에 접속된 제 3 NMOS 트랜지스터;상기 제 2 출력단으로부터의 출력에 의해 제어되며, 상기 전원전압과 제 1 출력단 사이에 접속된 제 4 PMOS 트랜지스터; 및,상기 제 2 출력단으로부터의 출력에 의해 제어되며, 상기 제 1 출력단과 접지전압 사이에 접속된 제 4 NMOS 트랜지스터를 포함함을 특징으로 하는 신호 충돌방지회로
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