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제 1 클럭 주기를 갖는 신호를 입력으로 하여 상기 제 1 클럭 주기의 두 배인 주기를 갖는 기준 신호를 생성하는 플립플롭; 상기 기준 신호로부터 상기 기준신호 주기의 반인 제 2 클럭 주기를 갖는 신호를 생성하는 듀티 보정회로; 상기 제 2 클럭 주기 신호의 듀티 에러 양을 측정하여, 상기 제 2 클럭 주기 신호의 듀티 사이클이 50%가 되도록 제어하는 디지털 코드 값을 생성하는 듀티 검출회로; 및 상기 제 2 클럭 주기 신호의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 제 2 클럭 주기 신호의 위상을 180°반전시키는 위상 반전기;를 포함함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제 1항에 있어서, 상기 듀티 사이클은 상기 디지털 코드 값에 연동하여 상기 제 2 클럭 주기 신호의 듀티 사이클이 변화시키는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제 1항 또는 제 2항에 있어서, 상기 디지털 코드 값은 복수개의 이진 비트로 구성된 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제1항에 있어서, 상기 듀티 사이클은 복수 개의 이진 비트로 구성된 써모미터 코드(thermometer code)에 의해 결정되며, 상기 써모미터 코드 값이 증가하면, 상기 제 2 클럭 주기 신호의 듀티 사이클이 감소하고, 상기 써모미터 코드 값이 감소하면, 상기 제 2 클럭 주기 신호의 듀티 사이클이 증가함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제1항에 있어서, 상기 듀티 보정회로는지연소자와 논리게이트를 사용하여 상기 기준신호와 상기 제2 클럭 주기의 지연된 주기 신호 및 상기 기준신호의 지연된 주기신호를 재 합성하여 듀티 사이클을 보정하는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제5항에 있어서, 상기 지연소자는 상기 제1 클럭 주기의 반 정도에 해당하는 시간을 지연시키는 것을 특징으로 하는 다중위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제5항에 있어서, 상기 논리 게이트는 익스클루시브 노어(XNOR) 게이트임을 특징으로 하는 다중위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제1항에 있어서, 상기 듀티 검출회로는 주기 T의 클럭 신호를 입력받아 상기 클럭신호를 주기 T의 40% 내지 60% 범위에서 지연되도록 하는 지연소자; 상기 지연소자의 출력의 상승 에지에서 'High'로 샘플링되는 D-플립플롭; 및 상기 D-플립플롭의 출력(Inc)이 'High'로 유지될 경우 디지털 코드 값을 1비트씩 증가시키는 레지스터를 포함함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제 8항에 있어서, 상기 레지스터는 그 출력 이진값이 양방향으로 쉬프트 가능한 양방향(bidirectional) 쉬프트 레지스터인 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제8항에 있어서, 상기 레지스터는 복수개의 단위 레지스터로 이루어지며, 상기 단위 레지스터는 셋/리셋이 가능한 플립플롭과 2:1 멀티플렉서로 구성됨을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제1항에 있어서, 상기 플립플롭은 T-타입(toggle 타입)의 플립플롭인 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제1항에 있어서 상기 듀티 사이클 보정작용은 상기 듀티 검출회로의 피드백 작용에 의해서 상기 듀티 보정회로에서 이루어지는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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소정의 클럭 주기 T를 갖는 신호를 입력으로 하여 상기 주기의 두 배인 2T의 클럭 주기를 발생하는 클럭신호 발생기; 상기 2T 클럭 주기 신호를 하나의 입력으로 하여 상기 소정의 클럭 주기 T와 실질적으로 동일한 주기 T1를 갖는 신호를 생성하는 듀티 보정회로; 상기 듀티 보정회로의 출력을 입력받아 상기 출력값에 연동하는 디지털 코드를 발생하는 듀티 검출회로; 상기 디지털 코드는 상기 듀티 보정회로의 또 다른 입력으로 피드백되는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제 13항에 있어서 상기 듀티 보정회로는 지연소자와 논리 게이트의 조합으로 이루어져 있되, 상기 디지털 코드 값은 상기 지연소자의 지연동작을 제어하기 위해 상기 지연소자로 입력되고, 상기 2T 클럭 주기 신호는 상기 지연소자와 상기 논리 게이트에 공히 입력되는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제 13항에 있어서 상기 듀티 검출회로는 지연소자; 플립플롭; 쉬프트 레지스터;를 포함하여 구성되고, 상기 디지털 코드 값은 상기 쉬프트 레지스터로부터 출력되고, 상기 쉬프트 레지스터의 쉬프팅 동작은 상기 플립플롭의 출력에 의해 제어받는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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제 13항에 있어서 상기 듀티 검출회로는 지연소자; 플립플롭; 쉬프트 레지스터;를 포함하여 구성되고, 상기 디지털 코드 값은 상기 쉬프트 레지스터로부터 출력되고, 상기 쉬프트 레지스터의 쉬프팅 동작은 상기 플립플롭의 출력에 의해 제어받는 것을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
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