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에러 보정 기능을 갖는 메모리 장치 및 그의 에러 보정 방법(Memory device having error correction function and method of correcting error)

  • 기술번호 : KST2016020200
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 데이터를 저장하는 다수의 메모리 블록들을 각각 포함하는 복수개의 메모리 뱅크들과, 상기 복수개의 메모리 뱅크들에 저장된 데이터의 에러를 검출하는 에러 검출부를 포함하는 메모리 칩; 및 상기 저장된 데이터의 에러를 보정하는 에러 보정부를 포함하는 메모리 컨트롤러를 구비하며, 상기 에러 검출부가 상기 저장된 데이터의 에러를 검출하는 경우, 상기 에러가 포함된 데이터를 상기 에러 보정부로 전송하는 메모리 장치를 제공한다.
Int. CL G11C 29/42 (2015.01.01) G11C 29/00 (2006.01.01) G11C 29/02 (2006.01.01) G11C 29/14 (2006.01.01) G11C 29/18 (2006.01.01)
CPC G11C 29/42(2013.01) G11C 29/42(2013.01) G11C 29/42(2013.01) G11C 29/42(2013.01) G11C 29/42(2013.01) G11C 29/42(2013.01) G11C 29/42(2013.01) G11C 29/42(2013.01)
출원번호/일자 1020150073540 (2015.05.27)
출원인 에스케이하이닉스 주식회사, 포항공과대학교 산학협력단
등록번호/일자
공개번호/일자 10-2016-0139155 (2016.12.07) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.11.17)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 포항공과대학교 산학협력단 대한민국 경상북도 포항시 남구

발명자

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번호 이름 국적 주소
1 유승주 대한민국 경상북도 포항시 남구
2 이태민 대한민국 서울특별시 관악구

대리인

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번호 이름 국적 주소
1 이철희 대한민국 서울특별시 강남구 삼성로***길 *, ***호 가디언국제특허법률사무소 (삼성동, 우경빌딩)

최종권리자

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 경기도 이천시
2 포항공과대학교 산학협력단 경상북도 포항시 남구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2015.05.27 수리 (Accepted) 1-1-2015-0506078-95
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2017.11.17 수리 (Accepted) 1-1-2017-1142932-37
3 의견제출통지서
Notification of reason for refusal
2019.01.09 발송처리완료 (Completion of Transmission) 9-5-2019-0022541-00
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.02.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0189535-05
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.02.22 수리 (Accepted) 1-1-2019-0189534-59
6 거절결정서
Decision to Refuse a Patent
2019.07.26 발송처리완료 (Completion of Transmission) 9-5-2019-0536691-06
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.08.16 수리 (Accepted) 1-1-2019-0840075-42
8 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)
2019.08.16 보정승인 (Acceptance of amendment) 1-1-2019-0840076-98
9 등록결정서
Decision to Grant Registration
2019.09.16 발송처리완료 (Completion of Transmission) 9-5-2019-0664065-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.11.20 수리 (Accepted) 4-1-2019-5243581-27
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.11.22 수리 (Accepted) 4-1-2019-5245997-53
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.11.25 수리 (Accepted) 4-1-2019-5247115-68
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
데이터를 저장하는 다수의 메모리 블록들을 각각 포함하는 복수개의 메모리 뱅크들과, 상기 복수개의 메모리 뱅크들에 저장된 데이터의 에러를 검출하는 에러 검출부를 포함하는 메모리 칩, 상기 메모리 뱅크들과 상기 에러 검출부는 상기 메모리 뱅크 내부의 로컬 입출력선들을 통해서 연결되는; 및상기 저장된 데이터의 에러를 보정하는 에러 보정부를 포함하는 메모리 컨트롤러, 상기 메모리 뱅크들과 상기 메모리 컨트롤러는 글로벌 입출력 라인을 통해서 연결되고, 상기 에러 검출부와 상기 메모리 칩의 외부에 구비된 상기 에러 보정부는 글로벌 에러 라인을 통해서 연결되는;를 구비하며,상기 복수개의 메모리 뱅크들은 상기 저장된 데이터의 로우 데이터에 대응되는 패리티 비트들을 저장하고,상기 메모리 칩 내의 상기 에러 검출부는, 상기 저장된 데이터의 에러 검출 시, 상기 로컬 입출력선들을 통해서 상기 메모리 뱅크로부터 로우 데이터를 리드하고 상기 리드된 로우 데이터에 대응되는 패리티 비트를 리드하는 멀리 플렉서; 및상기 리드된 로우 데이터와 상기 리드된 패리티 비트를 행렬 연산하여 상기 리드된 로우 데이터의 에러 유무를 검출하며, 에러가 검출되는 경우, 상기 글로벌 에러 라인을 통해서 상기 에러가 포함된 데이터를 상기 에러 보정부로 전송하는 에러 체크부;를 포함하는 것을 특징으로 하는 메모리 장치
2 2
제1항에 있어서, 상기 에러 검출부는 상기 저장된 데이터로부터 에러가 검출되지 않는 경우, 상기 검출 결과를 상기 메모리 컨트롤러로 전송하지 않는 것을 특징으로 하는 메모리 장치
3 3
제1항에 있어서,상기 에러 검출부는 상기 복수개의 메모리 뱅크들 사이에 위치하며, 상기 복수개의 메모리 뱅크들과 각각 병렬로 연결되는 것을 특징으로 하는 메모리 장치
4 4
제1항에 있어서, 상기 복수개의 메모리 뱅크들은 상기 패리티 비트들을 저장하는 다수의 패리티 비트 저장부들을 구비하는 것을 특징으로 하는 메모리 장치
5 5
제1항에 있어서, 상기 에러 검출부는상기 다수의 메모리 블록들을 선택하는 디코더와 업카운터;를 더 포함하는 것을 특징으로 하는 메모리 장치
6 6
제4항에 있어서, 상기 복수개의 메모리 뱅크들은 상기 저장된 데이터 및 상기 패리티 비트들을 증폭하여 출력하는 데이터 증폭부를 포함하며,상기 에러 검출부는 상기 데이터 증폭부의 출력 데이터를 통해 상기 에러를 검출하는 것을 특징으로 하는 메모리 장치
7 7
제5항에 있어서, 상기 에러 검출부는 복수개 구비되며, 상기 복수개의 에러 검출부들은 상기 복수개의 메모리 뱅크들 각각에 한 개씩 구비되어 대응되는 메모리 뱅크에 저장된 데이터의 에러를 검출하는 것을 특징으로 하는 메모리 장치
8 8
메모리 칩 내에 구비된 메모리 뱅크들과 에러 검출부는 로컬 입출력선들을 통해서 연결되고, 상기 메모리 칩 내에서 상기 메모리 뱅크에 저장된 데이터의 에러 검출 시, 상기 로컬 입출력선들을 통해서 상기 메모리 뱅크로부터 로우 데이터를 리드하고, 상기 리드된 로우 데이터에 대응되는 패리티 비트를 리드하는 데이터 리드 단계;상기 리드된 로우 데이터와 상기 리드된 패리티 비트를 행렬 연산하여 상기 리드된 로우 데이터의 에러 유무를 검출하는 에러 검출 단계; 및상기 메모리 칩 내의 상기 에러 검출부와 상기 메모리 칩의 외부에 구비된 에러 보정부는 글로벌 에러 라인을 통해서 연결되고, 상기 에러 검출 단계에서 에러가 검출되면 상기 로우 데이터를 상기 글로벌 에러 라인을 통해서 상기 에러 보정부에 전송하고, 에러가 검출되지 않으면 상기 로우 데이터를 상기 에러 보정부에 전송하지 않는 데이터 전송 결정 단계를 포함하는 것을 특징으로 하는 메모리 장치의 에러 보정 방법
9 9
제8항에 있어서,상기 데이터 전송 결정 단계 후에 외부로부터 상기 에러가 보정된 데이터를 받아서 상기 메모리 뱅크의 원래의 메모리 셀들로 저장하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 에러 보정 방법
10 10
제8항에 있어서,상기 에러 검출 단계에서 상기 에러가 검출되지 않으면 상기 리드된 로우 데이터의 다음 로우 데이터를 리드하고, 상기 리드된 다음 로우 데이터에 대해 상기 에러 검출 단계를 진행하는 것을 마지막 로우 데이터까지 반복하는 것을 특징으로 하는 메모리 장치의 에러 보정 방법
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패밀리정보가 없습니다
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