| 1 |
1
기판;상기 기판의 전면 위에 배치되는 버퍼층;상기 버퍼층 위에 배치되는 채널층;상기 채널층 위에 배치되며, 제1 리세스를 가지는 쇼트키층;상기 쇼트키층 위에 배치되는 소스 및 드레인 전극;상기 쇼트키층과 상기 소스 및 드레인 전극 사이에 배치되는 오믹 도전층;상기 쇼트키층과 상기 오믹 도전층의 사이에 배치되는 제4 절연층;상기 제1 리세스 내에 배치되는 게이트 전극; 및상기 소스 및 드레인 전극 중 하나, 상기 쇼트키층, 및 상기 채널층을 관통하는 연결 도전층을 포함하고,상기 소스 및 드레인 전극 중 하나는 상기 연결 도전층에 의해 상기 기판에 전기적으로 접속되고,상기 오믹 도전층은 상기 제4 절연층의 적어도 일부를 관통하는 반도체 장치
|
| 2 |
2
제1항에 있어서,상기 오믹 도전층의 일부 위에 배치되는 제1 절연층; 및상기 오믹 도전층 및 상기 게이트 전극과 접촉하고, 상기 오믹 도전층을 상기 게이트 전극으로부터 절연시키는 제2 절연층을 더 포함하고,상기 소스 및 드레인 전극은 상기 오믹 도전층을 통해 상기 쇼트키층과 전기적으로 접속되는 반도체 장치
|
| 3 |
3
제2항에 있어서,상기 제2 절연층의 적어도 일부는 상기 오믹 도전층에 접촉되고 상기 게이트 전극과 이격되어 배치되는 반도체 장치
|
| 4 |
4
제2항에 있어서,상기 연결 도전층은 티타늄, 알루미늄, 니켈, 금, 백금, 크롬, 및 구리 중 적어도 하나를 포함하고,상기 제2 절연층은 알루미늄산화물, 하프늄산화물, 티타늄산화물, 및 란탄산화물 중 적어도 하나를 포함하는 반도체 장치
|
| 5 |
5
제1항에 있어서,상기 기판은 제2 리세스를 가지고,상기 연결 도전층은 상기 제2 리세스 내에 배치되는 반도체 장치
|
| 6 |
6
제5항에 있어서,상기 기판의 배면에 배치되어 상기 기판과 전기적으로 접속되는 제1 후면 전극을 더 포함하고,상기 소스 및 드레인 전극 중 하나는 상기 연결 도전층 및 상기 기판을 통해 상기 제1 후면 전극과 전기적으로 접속되는 반도체 장치
|
| 7 |
7
제6항에 있어서,상기 연결 도전층, 상기 채널층, 및 상기 쇼트키층과 접촉하며, 상기 채널층 및 상기 쇼트키층을 상기 연결 도전층으로부터 절연시키는 제3 절연층을 더 포함하고,상기 연결 도전층은, 상기 제2 리세스 위에 배치되는 제1 연결 도전층; 및 상기 제1 연결 도전층 위에 배치되는 제2 연결 도전층을 포함하는 반도체 장치
|
| 8 |
8
제6항에 있어서,상기 제1 후면 전극 아래에 배치되는 제2 후면 전극을 더 포함하고,상기 소스 및 드레인 전극 중 하나는 상기 연결 도전층, 상기 기판, 및 상기 제1 후면 전극을 통해 상기 제2 후면 전극과 전기적으로 접속되는 반도체 장치
|
| 9 |
9
버퍼층, 채널층, 및 쇼트키층이 순차적으로 형성된 기판을 준비하는 단계;상기 쇼트키층 위에 제4 절연층을 형성하는 단계;상기 제4 절연층 위에 상기 제4 절연층의 적어도 일부를 관통하는 오믹 도전층을 형성하는 단계;상기 오믹 도전층 위에 제1 절연층을 형성하는 단계;상기 제1 절연층, 제4 절연층 및 오믹 도전층을 관통하는 제1 비아 홀을 형성하는 단계;상기 제1 비아 홀에 게이트 전극을 형성하는 단계;상기 제1 절연층과 동일 평면 상에 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극 중 하나, 상기 쇼트키층, 상기 채널층, 및 상기 버퍼층을 관통하는 제2 비아 홀을 형성하는 단계; 및상기 소스 및 드레인 전극 중 하나가 상기 기판에 전기적으로 접속되도록 상기 제2 비아 홀에 연결 도전층을 형성하는 단계를 포함하는 반도체 장치의 제작 방법
|
| 10 |
10
삭제
|
| 11 |
11
제9항에 있어서,상기 제1 비아 홀을 형성하는 단계는, 상기 제1 절연층, 제4 절연층 및 상기 오믹 도전층을 건식 식각하는 단계를 포함하는 반도체 장치의 제작 방법
|
| 12 |
12
제11항에 있어서,상기 제1 절연층을 관통하는 상기 제1 비아 홀을 형성하는 단계 이후, 상기 제1 비아 홀의 측벽 및 바닥면에 제2 절연층을 형성하는 단계; 및상기 제1 비아 홀의 상기 측벽 및 상기 바닥면에 상기 제2 절연층을 형성하는 단계 이후, 상기 제2 절연층 중 상기 제1 비아 홀의 상기 바닥면에 대응하는 부분을 식각하여 상기 쇼트키층의 일부를 노출시키는 단계를 더 포함하는 반도체 장치의 제작 방법
|
| 13 |
13
제12항에 있어서,상기 제2 절연층은 원자층 증착에 의해 형성되는 반도체 장치의 제작 방법
|
| 14 |
14
제12항에 있어서,상기 제2 절연층을 식각하여 상기 쇼트키층의 일부를 노출시키는 단계 이후, 상기 쇼트키층을 식각하여 제1 리세스를 형성하는 단계를 더 포함하고,상기 게이트 전극은 상기 제1 리세스 내에 배치되는 반도체 장치의 제작 방법
|
| 15 |
15
제9항에 있어서,상기 소스 및 드레인 전극 중 하나, 상기 쇼트키층, 상기 채널층, 및 상기 버퍼층을 관통하여 상기 제2 비아 홀을 형성하는 단계 이후, 상기 기판 중 상기 제2 비아 홀에 의해 노출된 부분을 식각하여 제2 리세스를 형성하는 단계를 더 포함하고,상기 연결 도전층은 상기 제2 리세스에 접촉되는 반도체 장치의 제작 방법
|
| 16 |
16
제9항에 있어서,상기 소스 및 드레인 전극 중 하나, 상기 쇼트키층, 상기 채널층, 및 상기 버퍼층을 관통하는 상기 제2 비아 홀을 형성하는 단계 이후, 상기 제2 비아 홀의 바닥면 및 측벽에 제3 절연층을 형성하는 단계; 및상기 제2 비아 홀의 상기 바닥면 및 상기 측벽에 상기 제3 절연층을 형성하는 단계 이후, 상기 제3 절연층 중 상기 제2 비아 홀의 상기 바닥면 부분을 식각하여 상기 기판 중 적어도 일부를 노출시키는 단계를 더 포함하는 반도체 장치의 제작 방법
|
| 17 |
17
제16항에 있어서,상기 소스 및 드레인 전극 중 하나가 상기 기판에 전기적으로 접속되도록 상기 제2 비아 홀에 상기 연결 도전층을 형성하는 단계는,상기 기판 중 노출된 부분에 제1 연결 도전층을 형성하는 단계; 및상기 제1 연결 도전층 위에 제2 연결 도전층을 형성하는 단계를 포함하고,상기 제2 연결 도전층은 도금에 의해 형성되는 반도체 장치의 제작 방법
|
| 18 |
18
제 1 항에 있어서,상기 쇼트키층 및 상기 제4 절연층 사이에 배치되는 캡층을 더 포함하고,상기 오믹 도전층은 상기 제4 절연층을 관통하여 상기 캡층과 접촉하는 반도체 장치
|
