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드레인 단자에 연결되는 통상 온(normally on) 트랜지스터;소스 단자에 연결되고 그리고 상기 통상 온 트랜지스터와 캐스코드(cascode) 형태로 연결되는 통상 오프(normally off) 트랜지스터;게이트 단자로 인가되는 스위칭 제어 신호의 전압 레벨을 변경하고, 상기 변경된 스위칭 제어 신호를 제 1 저항을 통해 상기 통상 온 트랜지스터의 게이트로 전달하고, 그리고 상기 게이트 단자와 상기 제 1 저항 사이에 연결되는 레벨 쉬프터;상기 스위칭 제어 신호를 지연하고, 상기 지연된 스위칭 제어 신호를 상기 통상 오프 트랜지스터의 게이트로 전달하고, 그리고 상기 게이트 단자와 상기 통상 오프 트랜지스터의 상기 게이트 사이에 연결되는 버퍼; 및상기 레벨 쉬프터와 상기 통상 온 트랜지스터의 상기 게이트 사이에 연결되는 상기 제 1 저항을 포함하는 캐스코드 스위치 회로
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제 1 항에 있어서,상기 통상 온 트랜지스터의 드레인은 상기 드레인 단자와 연결되고, 상기 통상 오프 트랜지스터의 소스는 상기 소스 단자와 연결되고, 상기 통상 온 트랜지스터의 소스 및 상기 통상 오프 트랜지스터의 드레인은 서로 연결되는 캐스코드 스위치 회로
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제 1 항에 있어서,상기 레벨 쉬프터는 상기 통상 온 트랜지스터의 상기 게이트와 소스 사이의 전압을 0V 이상으로 설정하는 캐스코드 스위치 회로
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제 1 항에 있어서,상기 버퍼는 상기 레벨 쉬프터의 변경 시간만큼 상기 스위칭 제어 신호를 지연하는 캐스코드 스위치 회로
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제 4 항에 있어서,상기 버퍼는 상기 제 1 저항으로 인한 지연 시간을 상기 스위칭 제어 신호를 더 지연하는 캐스코드 스위치 회로
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제 5 항에 있어서,상기 버퍼의 지연 시간은 아날로그 방식 또는 디지털 방식으로 조절되는 캐스코드 스위치 회로
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제 1 항에 있어서,상기 제 1 저항의 크기는 상기 통상 온 트랜지스터의 스위칭 전이 시간과 상기 통상 오프 트랜지스터의 스위칭 전이 시간이 일치하도록 설정되는 캐스코드 스위치 회로
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제 7 항에 있어서,상기 제 1 저항은 가변 저항인 캐스코드 스위치 회로
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제 1 항에 있어서,상기 통상 온 트랜지스터와 동일하고, 상기 통상 온 트랜지스터와 병렬로 연결되는 적어도 하나의 제 1 트랜지스터; 및상기 통상 오프 트랜지스터와 동일하고, 상기 통상 오프 트랜지스터와 병렬로 연결되는 적어도 하나의 제 2 트랜지스터를 더 포함하는 캐스코드 스위치 회로
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제 1 항에 있어서,상기 통상 온 트랜지스터의 상기 게이트와 소스 사이의 전압 레벨을 제한하는 제 1 클램프 회로; 및상기 통상 오프 트랜지스터의 상기 게이트와 소스 사이의 전압 레벨을 제한하는 제 2 클램프 회로를 더 포함하는 캐스코드 스위치 회로
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제 10 항에 있어서,상기 제 1 클램프 회로는:상기 통상 온 트랜지스터의 상기 게이트와 연결되는 제 2 저항;제 1 애노드(anode) 및 제 1 캐소드(cathode)를 포함하고, 상기 제 1 애노드가 상기 제 2 저항과 연결되는 제 1 제너 다이오드; 및제 2 애노드 및 제 2 캐소드를 포함하고, 상기 제 2 애노드는 상기 통상 온 트랜지스터의 소스와 연결되고 상기 제 2 캐소드는 상기 제 1 캐소드와 연결되는 제 2 제너 다이오드를 포함하고,상기 제 2 클램프 회로는:상기 통상 오프 트랜지스터의 상기 게이트와 연결되는 제 3 저항;제 3 애노드 및 제 3 캐소드를 포함하고, 상기 제 3 애노드가 상기 제 3 저항과 연결되는 제 3 제너 다이오드; 및제 4 애노드 및 제 4 캐소드를 포함하고, 상기 제 4 애노드는 상기 통상 오프 트랜지스터의 소스와 연결되고 상기 제 4 캐소드는 상기 제 3 캐소드와 연결되는 제 4 제너 다이오드를 포함하는 캐스코드 스위치 회로
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제 10 항에 있어서,상기 통상 온 트랜지스터와 동일하고, 상기 통상 온 트랜지스터와 병렬로 연결되는 적어도 하나의 제 1 트랜지스터; 및상기 통상 오프 트랜지스터와 동일하고, 상기 통상 오프 트랜지스터와 병렬로 연결되는 적어도 하나의 제 2 트랜지스터를 더 포함하는 캐스코드 스위치 회로
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제 12 항에 있어서,상기 적어도 하나의 제 1 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 적어도 하나의 제 3 클램프 회로; 및상기 적어도 하나의 제 2 트랜지스터의 게이트와 소스 사이의 전압 레벨을 제한하는 적어도 하나의 제 4 클램프 회로를 더 포함하는 캐스코드 스위치 회로
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제 1 항에 있어서,상기 통상 온 트랜지스터는 질화갈륨(GaN) 또는 실리콘카바이드(SiC)를 포함하고, 상기 통상 오프 트랜지스터는 실리콘(Si)을 포함하는 캐스코드 스위치 회로
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