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반도체 웨이퍼 시닝 방법

  • 기술번호 : KST2018012065
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 웨이퍼 시닝 방법에 관한 것으로서, n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면을 소정의 격자선을 이용하여 복수의 격자 셀 영역으로 구획하는 단계와, 상기 격자선으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 격자 셀 영역의 중앙부를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝(thinning)하는 단계와, 시닝된 상기 격자 셀 영역의 중앙부에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 것을 특징으로 한다.이에 따라, 반도체 웨이퍼의 박형화 공정에서 실제 반도체 소자가 제작되는 영역만을 선택적으로 식각함으로써, 반도체 웨이퍼의 후면 상에서 식각되지 않은 나머지 영역으로 인해 별도의 캐리어 웨이퍼를 구비하지 않고서도 반도체 웨이퍼를 지탱할 뿐 아니라, 후면에서의 금속 공정과 이온 공정 시에 공정장비 내에서 웨이퍼의 인식이 가능하게 하는 효과가 있다.
Int. CL H01L 21/306 (2006.01.01) H01L 21/02 (2006.01.01) H01L 21/324 (2017.01.01) H01L 21/04 (2006.01.01) H01L 21/265 (2006.01.01)
CPC H01L 21/306(2013.01) H01L 21/306(2013.01) H01L 21/306(2013.01) H01L 21/306(2013.01) H01L 21/306(2013.01) H01L 21/306(2013.01)
출원번호/일자 1020170022386 (2017.02.20)
출원인 한국전기연구원
등록번호/일자
공개번호/일자 10-2018-0096121 (2018.08.29) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국전기연구원 대한민국 경상남도 창원시 성산구

발명자

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번호 이름 국적 주소
1 석오균 대한민국 경상남도 창원시 진해구
2 강인호 대한민국 경상남도 진주시 강남로 **,
3 김상철 대한민국 경상남도 창원시 성산구
4 김형우 대한민국 경상남도 창원시 성산구
5 나문경 대한민국 경상남도 창원시 성산구
6 문정현 대한민국 경상남도 창원시 성산구
7 방욱 대한민국 경상남도 창원시 성산구

대리인

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번호 이름 국적 주소
1 특허법인부경 대한민국 부산광역시 연제구 법원남로**번길 **, *층 (거제동, 대한타워)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2017.02.20 수리 (Accepted) 1-1-2017-0173626-63
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번호 청구항
1 1
n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면을 소정의 격자선을 이용하여 복수의 격자 셀 영역으로 구획하는 단계;상기 격자선으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 격자 셀 영역의 중앙부를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝(thinning)하는 단계; 및시닝된 상기 격자 셀 영역의 중앙부에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법
2 2
n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면 가장자리에서 내측으로 일정 거리 이격된 지점까지의 영역을 제외한 나머지 영역을 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝하는 단계; 및시닝된 영역에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법
3 3
n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면 정중앙을 중심으로 하여 반경이 서로 다른 복수의 동심원을 이루도록 복수의 트랙 영역으로 구획하는 단계;상기 트랙 영역으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 트랙 영역의 중앙부를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝하는 단계; 및시닝된 상기 트랙 영역의 중앙부에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법
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제1항 내지 제3항 중 어느 한 항에 있어서,상기 반도체 웨이퍼의 전면에 소정의 금속층을 형성한 후, 상기 금속층을 국부적으로 어닐링하여 트렌치 구조를 형성하는 단계; 및상기 트렌치 구조 내부에 소정 농도의 이온을 주입하여 오믹 컨택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법
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제4항에 있어서,상기 오믹 컨택층을 형성하는 단계는,상기 반도체 소자가 IGBT이면 상기 트렌치 구조의 내부에 소정 농도의 p+ 이온을 주입하여 p+ 오믹 컨택층을 형성하고, 상기 반도체 소자가 MOSFET이면 상기 트렌치 구조의 내부에 소정 농도의 n+ 이온을 주입하여 n+ 오믹 컨택층을 형성하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법
지정국 정보가 없습니다
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