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낮은 결함 밀도 및 저저항을 갖는 SiC 금속 산화물 반도체 소자의 제조 방법

  • 기술번호 : KST2019000436
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 이중 주입 SiC MOS 소자의 제조 방법에 관한 것이다. 본 발명은 SiC 기판, 상기 기판 상의 제1 도전형 에피택셜층, 상기 에피택셜층 내에 형성되는 제2 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역 내에 형성되는 제1 도전형의 반도체 영역을 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법에 있어서, 상기 제1 도전형의 에피택셜층 내에 제2 도전형의 웰 영역을 형성하기 위한 제1 이온주입 단계; 300~773K의 온도에서 상기 제2 도전형의 웰 영역 내에 제1 도전형의 반도체 영역을 형성하기 위한 제2 이온주입 단계; 및 상기 기판을 어닐링하여 p 웰 영역 및 반도체 영역을 활성화 하는 단계를 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법을 제공한다. 본 발명에 따르면, SiC DMOS FET에서 낮은 결함 밀도 및 낮은 저항의 반도체 영역을 갖는 SiC 반도체 소자를 제조할 수 있게 된다.
Int. CL H01L 29/66 (2006.01.01) H01L 21/324 (2017.01.01) H01L 21/768 (2006.01.01) H01L 29/16 (2006.01.01)
CPC H01L 29/66674(2013.01) H01L 29/66674(2013.01) H01L 29/66674(2013.01) H01L 29/66674(2013.01)
출원번호/일자 1020170100294 (2017.08.08)
출원인 한국전기연구원
등록번호/일자
공개번호/일자 10-2019-0016276 (2019.02.18) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2019.01.02)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국전기연구원 대한민국 경상남도 창원시 성산구

발명자

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번호 이름 국적 주소
1 문정현 대한민국 경상남도 김해시 율하*로 **, *
2 강인호 대한민국 경상남도 진주시 강남로 **,
3 김상철 대한민국 경상남도 창원시 성산구
4 김형우 대한민국 경상남도 창원시 성산구
5 나문경 대한민국 경상남도 창원시 성산구
6 방욱 대한민국 경상남도 창원시 성산구
7 석오균 대한민국 경상남도 창원시 성산구

대리인

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번호 이름 국적 주소
1 특허법인충정 대한민국 서울특별시 강남구 역삼로***,*층(역삼동,성보역삼빌딩)

최종권리자

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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2017.08.08 수리 (Accepted) 1-1-2017-0763327-44
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2019.01.02 수리 (Accepted) 1-1-2019-0003363-32
3 선행기술조사의뢰서
Request for Prior Art Search		 2019.12.06 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2020.01.10 발송처리완료 (Completion of Transmission) 9-6-2020-0004949-94
5 의견제출통지서
Notification of reason for refusal		 2020.02.19 발송처리완료 (Completion of Transmission) 9-5-2020-0128193-80
6 [지정기간연장]기간 연장신청서·기간 단축신청서·기간 경과 구제신청서·절차 계속신청서
 2020.06.01 수리 (Accepted) 1-1-2020-0556940-16
7 [지정기간연장]기간 연장신청서·기간 단축신청서·기간 경과 구제신청서·절차 계속신청서
 2020.06.30 수리 (Accepted) 1-1-2020-0678605-53
8 [지정기간연장]기간 연장신청서·기간 단축신청서·기간 경과 구제신청서·절차 계속신청서
 2020.07.31 수리 (Accepted) 1-1-2020-0809115-22
9 [지정기간연장]기간 연장신청서·기간 단축신청서·기간 경과 구제신청서·절차 계속신청서
 2020.08.31 수리 (Accepted) 1-1-2020-0919515-84
10 지정기간연장 관련 안내서
Notification for Extension of Designated Period		 2020.09.03 발송처리완료 (Completion of Transmission) 1-5-2020-0131354-52
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2020.09.24 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2020-1019214-15
12 [거절이유 등 통지에 따른 의견]의견서·답변서·소명서
 2020.09.24 수리 (Accepted) 1-1-2020-1019213-69
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번호 청구항
1 1
SiC 기판, 상기 기판 상의 제1 도전형 에피택셜층, 상기 에피택셜층 내에 형성되는 제2 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역 내에 형성되는 제1 도전형의 반도체 영역을 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법에 있어서, 상기 제1 도전형의 에피택셜층 내에 제2 도전형의 웰 영역을 형성하기 위한 제1 이온주입 단계;473~773K의 온도에서 상기 제2 도전형의 웰 영역 내에 제1 도전형의 반도체 영역을 형성하기 위한 제2 이온주입 단계; 및상기 기판을 어닐링하여 상기 웰 영역 및 반도체 영역을 활성화 하는 단계를 포함하고, 상기 제2 이온주입 단계에서 상기 제1 도전형의 반도체 영역을 형성하기 위하여 P를 이온 주입하는 것을 특징으로 하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법
2 2
제1항에 있어서,상기 제1 이온주입 단계의 도핑 프로파일은 표면으로부터 내부로 도펀트 농도가 증가하는 역행 프로파일 또는 박스형 프로파일인 것을 특징으로 하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법
3 3
제2항에 있어서,상기 제2 이온주입 단계의 도핑 프로파일은 표면에서 높은 농도를 갖는 것을 특징으로 하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법
4 4
제3항에 있어서,상기 제2 도전형 웰 영역과 상기 제1 도전형 반도체 영역은 접합(junction)을 형성하고, 상기 접합 부위에서 상기 제1 이온주입 단계의 도핑 프로파일이 피크 농도를 갖는 것을 특징으로 하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법
5 5
제1항에 있어서,상기 제1 도전형 반도체 영역은 소오스 영역이고,상기 반도체 소자는 MOSFET인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법
6 6
제1항에 있어서,상기 SiC 기판의 배면에 드레인 영역이 형성되는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법
7 7
제1항에 있어서,300~773K의 측정 온도 구간에서 측정 온도가 증가함에 따라 비저항값이 증가하는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 한국전기연구원 한국전기연구원연구운영비지원 고전압, 고전류밀도 SiC기반 차세대 전력소자 개발