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펄스 폭 변조(Pulse-width modulation, PWM) 데이터가 인가되며 딜레이가 동일한 다수의 버퍼들이 연결된 제1 시간 비교 딜레이 라인; 상기 제1 시간 비교 딜레이 라인과 병렬로 연결되고, 상기 펄스 폭 변조 데이터가 인가되며 딜레이가 동일한 다수의 버퍼들이 연결된 제2 시간 비교 딜레이 라인; 상기 제1 시간 비교 딜레이 라인과 상기 제2 시간 비교 딜레이 라인을 교번하여 구동시키는 스위치 제어부; 상기 제1 시간 비교 딜레이 라인 및 상기 제2 시간 비교 딜레이 라인을 통해 출력된 값을 합하는 멀티플렉서(Multiplexer, MUX); 및 상기 멀티플렉서의 출력 값을 반전시켜 NRZ(Non-Return-to-Zero) 데이터를 복원시키는 인버터를 포함하고, 상기 제1 시간 비교 딜레이 라인 및 상기 제2 시간 비교 딜레이 라인은, 딜레이가 동일한 버퍼들이 상측 및 하측에 각각 직렬로 연결되어 있으며, 상측과 하측의 버퍼들은 각각 한 쌍씩 입력 노드를 공유하고 스위치를 이용하여 각 노드를 분리하며, 상측 일단에 더미(dummy) 버퍼가 구성되고 하측 타단에 상기 더미 버퍼와 동일한 입력 커패시턴스를 가지는 D 플립플롭(flip-flop)이 구성되어 딜레이 오차를 줄이며, 상기 스위치 제어부는, 인가된 상기 펄스 폭 변조 데이터의 상승 엣지를 2로 나눈 신호와 상기 펄스 폭 변조 데이터의 하강 엣지를 2로 나눈 신호를 조합하여 스위치 신호들은 생성하고, 상기 멀티플렉서는, 외부 레퍼런스 클럭을 기준 신호로 사용하지 않고, 선택 신호로 상기 펄스 폭 변조 데이터의 하강 엣지를 2로 나눈 신호를 사용하며, 시간 여유를 위해 상기 선택 신호가 들어오기 전에 이미 입력이 결정되어 있고, 상기 제1 시간 비교 딜레이 라인과 상기 제2 시간 비교 딜레이 라인을 통해 출력된 값을 이용하여 입력된 상기 펄스 폭 변조 데이터를 복원하며, 상기 제1 시간 비교 딜레이 라인의 경우, 상기 펄스 폭 변조 데이터의 상승 엣지를 2로 나눈 신호의 하이 레벨(High-level)이 끝난 뒤에 출력된 값이 다음 하이 레벨에서 상기 멀티플렉서의 출력으로 나오므로 입력된 상기 펄스 폭 변조 데이터는 2 클럭(clock) + 로직 딜레이(logic delay) 뒤에 복원되는 것을 특징으로 하는 시간 비교 딜레이 라인을 이용한 저전력 펄스 폭 변조 데이터 복원 회로
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제1항에 있어서,상기 제1 시간 비교 딜레이 라인 및 상기 제2 시간 비교 딜레이 라인은, 펄스 폭 변조 데이터 신호의 로우 레벨(Low-level) 구간에 켜지는 상측에 직렬로 연결되는 버퍼들 사이에 배치된 제1 스위치 및 상기 펄스 폭 변조 데이터 신호의 하이 레벨(High-level) 구간에 켜지는 하측에 직렬로 연결되는 버퍼들 사이에 배치된 제2 스위치를 포함하고, 상기 펄스 폭 변조 데이터의 한 비트 동안 상측 루트를 통하여 각 노드가 좌측에서 우측으로 VDD 값이 채워지고, 하측 루트를 통하여 각 노드가 우측에서 좌측으로 GND 값으로 리셋(reset)되는 것을 특징으로 하는 시간 비교 딜레이 라인을 이용한 저전력 펄스 폭 변조 데이터 복원 회로
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인가된 펄스 폭 변조(Pulse-width modulation, PWM) 데이터의 상승 엣지를 2로 나눈 신호와 상기 펄스 폭 변조 데이터의 하강 엣지를 2로 나눈 신호를 조합하여 스위치 신호들은 생성하는 단계; 딜레이가 동일한 다수의 버퍼들이 연결된 제1 시간 비교 딜레이 라인 및 상기 제1 시간 비교 딜레이 라인과 병렬로 연결된 제2 시간 비교 딜레이 라인이 상기 스위치 신호에 의해 교번하여 구동되어, 상기 펄스 폭 변조 데이터를 통과시키는 단계; 상기 제1 시간 비교 딜레이 라인 및 상기 제2 시간 비교 딜레이 라인을 통해 출력된 값을 멀티플렉서(Multiplexer, MUX)를 이용하여 합하는 단계; 및 상기 멀티플렉서의 출력 값을 인버터를 이용하여 반전시켜 NRZ(Non-Return-to-Zero) 데이터를 복원시키는 단계를 포함하고, 상기 제1 시간 비교 딜레이 라인 및 상기 제2 시간 비교 딜레이 라인은, 딜레이가 동일한 버퍼들이 상측 및 하측에 각각 직렬로 연결되어 있으며, 상측과 하측의 버퍼들은 각각 한 쌍씩 입력 노드를 공유하고 스위치를 이용하여 각 노드를 분리하며, 상측 일단에 더미(dummy) 버퍼가 구성되고 하측 타단에 상기 더미 버퍼와 동일한 입력 커패시턴스를 가지는 D 플립플롭(flip-flop)이 구성되어 딜레이 오차를 줄이며, 상기 멀티플렉서는, 외부 레퍼런스 클럭을 기준 신호로 사용하지 않고, 선택 신호로 상기 펄스 폭 변조 데이터의 하강 엣지를 2로 나눈 신호를 사용하며, 시간 여유를 위해 상기 선택 신호가 들어오기 전에 이미 입력이 결정되어 있고, 상기 제1 시간 비교 딜레이 라인과 상기 제2 시간 비교 딜레이 라인을 통해 출력된 값을 이용하여 입력된 상기 펄스 폭 변조 데이터를 복원하며, 상기 제1 시간 비교 딜레이 라인의 경우, 상기 펄스 폭 변조 데이터의 상승 엣지를 2로 나눈 신호의 하이 레벨(High-level)이 끝난 뒤에 출력된 값이 다음 하이 레벨에서 상기 멀티플렉서의 출력으로 나오므로 입력된 상기 펄스 폭 변조 데이터는 2 클럭(clock) + 로직 딜레이(logic delay) 뒤에 복원되는 것을 특징으로 하는 시간 비교 딜레이 라인을 이용한 저전력 펄스 폭 변조 데이터 복원 방법
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