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논리 기억 회로에 있어서, 감지 회로;상기 감지 회로에 연결된 적어도 하나의 입력 메모리;상기 감지 회로에 연결된 기준 회로부; 상기 감지 회로의 출력을 저장하는 출력 메모리; 및적어도 하나의 논리 회로부를 포함하며,상기 입력 메모리, 상기 기준 회로부 및 상기 논리 회로부 중 적어도 하나는 자기 터널 접합(Magnetic Tunnel Junction, MTJ)을 포함하되,상기 논리 기억 회로는 리드 동작 및 논리 연산 동작을 모두 수행할 수 있고, 상기 리드 동작시 상기 입력 메모리 및 상기 기준 회로부가 활성화되며, 상기 논리 연산 동작시 상기 입력 메모리 및 상기 논리 회로부가 활성화되고,상기 입력 메모리 및 상기 출력 메모리는 동일한 구조를 가지며, 상기 입력 메모리는,제 1 트랜지스터;제 2 트랜지스터; 및MTJ를 포함하며, 상기 제 1 트랜지스터의 드레인은 데이터 라인(DL)을 통하여 상기 감지 회로에 연결되고, 상기 제 1 트랜지스터의 소스와 상기 제 2 트랜지스터의 드레인이 연결되며, 상기 제 2 트랜지스터의 소스는 논리 연산을 위한 컬럼 라인(CL)에 연결되고, 상기 MTJ의 일단은 상기 트랜지스터들 사이에 연결되고, 상기 MTJ의 타단은 리드 동작을 위한 비트 라인(BL)에 연결되는 것을 특징으로 하는 논리 기억 회로
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제1항에 있어서, 상기 입력 메모리, 상기 기준 회로부 및 상기 논리 회로부는 각기 MTJ를 포함하되,상기 감지 회로는 상기 리드 동작시 상기 입력 메모리의 저항과 상기 기준 회로부의 저항을 비교하여 비교 결과를 출력하며, 상기 논리 연산 동작시 상기 입력 메모리의 저항과 상기 논리 회로부의 저항을 비교하여 비교 결과를 출력하는 것을 특징으로 하는 논리 기억 회로
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제1항에 있어서, 상기 비트 라인(BL)에는 상기 비트 라인(BL)을 활성화시키기 위한 리드 트랜지스터가 연결되고, 상기 컬럼 라인(CL)에는 상기 컬럼 라인(CL)을 활성화시키기 위한 논리 트랜지스터가 연결되되,상기 리드 트랜지스터와 상기 논리 트랜지스터가 상보적으로 동작하는 것을 특징으로 하는 논리 기억 회로
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논리 기억 회로에 있어서, 감지 회로;상기 감지 회로에 연결된 적어도 하나의 입력 메모리;상기 감지 회로에 연결된 기준 회로부; 및적어도 하나의 논리 회로부를 포함하며,상기 입력 메모리, 상기 기준 회로부 및 상기 논리 회로부 중 적어도 하나는 자기 터널 접합(Magnetic Tunnel Junction, MTJ)을 포함하되,상기 논리 기억 회로는 리드 동작 및 논리 연산 동작을 모두 수행할 수 있고, 상기 리드 동작시 상기 입력 메모리 및 상기 기준 회로부가 활성화되며, 상기 논리 연산 동작시 상기 입력 메모리 및 상기 논리 회로부가 활성화되고, 상기 기준 회로부는,기준 트랜지스터;P 상태를 가지는 2개의 제 1 기준 MTJ 및 제 2 기준 MTJ; 및AP 상태를 가지는 제 3 기준 MTJ를 포함하며,상기 기준 트랜지스터의 드레인은 상기 감지 회로에 연결되고, 상기 기준 트랜지스터의 소스는 상기 제 1 기준 MTJ의 일단에 연결되며, 상기 제 1 기준 MTJ의 타단은 상기 제 2 기준 MTJ 및 상기 제 3 기준 MTJ의 일단들에 연결되고, 상기 제 2 기준 MTJ 및 상기 제 3 기준 MTJ의 타단들은 리드 동작을 위한 기준 비트 라인(RBL)에 연결되며, 상기 기준 비트 라인(RBL)에는 상기 기준 비트 라인(RBL)을 활성화시키기 위한 리드 트랜지스터가 연결되는 것을 특징으로 하는 논리 기억 회로
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제1항에 있어서, 상기 논리 회로부는 제 1 논리 회로부와 제 2 논리 회로부를 포함하되,상기 제 1 논리 회로부는 AND 연산을 위해 사용되고, 상기 제 2 논리 회로부는 OR 연산을 위해 사용되며, 상기 제 1 논리 회로부 동작시 상기 제 2 논리 회로부는 비활성화되고, 상기 제 2 논리 회로부 동작시 상기 제 1 논리 회로부는 비활성화되는 것을 특징으로 하는 논리 기억 회로
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제7항에 있어서, 상기 제 1 논리 회로부는,P 상태를 가지는 제 1 논리 MTJ 및 2개의 제 1 트랜지스터들을 포함하고, 상기 제 1 논리 MTJ의 일단은 기준 비트 라인(RBL)에 연결되고 타단은 상기 제 1 트랜지스터들 사이에 연결되며, 상기 제 1 트랜지스터들 중 하나의 소스는 기준 컬럼 라인(RCL)에 연결되고,상기 제 2 논리 회로부는,AP 상태를 가지는 제 2 논리 MTJ 및 2개의 제 2 트랜지스터들을 포함하고, 상기 제 2 논리 MTJ의 일단은 상기 기준 비트 라인(RBL)에 연결되고 타단은 상기 제 2 트랜지스터들 사이에 연결되며, 상기 제 2 트랜지스터들 중 하나의 소스는 기준 컬럼 라인(RCL)에 연결되는 것을 특징으로 하는 논리 기억 회로
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