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TSV 병렬 테스트 장치 및 방법

  • 기술번호 : KST2019034191
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일실시예에 따르면 TSV 병렬 테스트 장치는 군집 알고리즘에 기반하여 동시에 테스트할 TSV(Through-Silicon-Via)들을 선택하는 테스트 제어부, 상기 선택된 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 상기 측정된 전압과 적어도 하나의 기준 전압을 비교하여 상기 선택된 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력하는 비교부, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 불량 판별부 및 상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 분석부를 포함할 수 있다.
Int. CL G01R 31/28 (2006.01.01) G06K 9/62 (2006.01.01)
CPC G01R 31/2853(2013.01) G01R 31/2853(2013.01) G01R 31/2853(2013.01)
출원번호/일자 1020180051603 (2018.05.04)
출원인 연세대학교 산학협력단
등록번호/일자
공개번호/일자 10-2019-0134882 (2019.12.05) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.05.04)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 강성호 서울특별시 마포구
2 이영우 서울특별시 강남구

대리인

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번호 이름 국적 주소
1 김연권 대한민국 서울특별시 송파구 법원로 ***, ****/****호(문정동, 문정대명벨리온)(시안특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 서울특별시 서대문구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2018.05.04 수리 (Accepted) 1-1-2018-0442007-99
2 선행기술조사의뢰서
Request for Prior Art Search
2018.09.06 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2018.11.09 발송처리완료 (Completion of Transmission) 9-6-2019-0033740-15
4 의견제출통지서
Notification of reason for refusal
2019.04.08 발송처리완료 (Completion of Transmission) 9-5-2019-0252277-23
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2019.06.10 수리 (Accepted) 1-1-2019-0589622-40
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.07.04 수리 (Accepted) 1-1-2019-0684948-70
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.07.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0684952-53
8 최후의견제출통지서
Notification of reason for final refusal
2019.10.21 발송처리완료 (Completion of Transmission) 9-5-2019-0761406-22
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.11.29 수리 (Accepted) 1-1-2019-1235474-55
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.11.29 보정승인 (Acceptance of amendment) 1-1-2019-1235533-51
11 등록결정서
Decision to grant
2020.01.30 발송처리완료 (Completion of Transmission) 9-5-2020-0070280-61
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
하나의 테스트 클럭에서 테스트 가능한 TSV(Through-Silicon-Via)수를 제한하는 군집 알고리즘을 이용하여 동시에 테스트할 TSV(Through-Silicon-Via)들의 열(row)을 기준으로 TSV(Through-Silicon-Via)그룹을 선택하고, 행(column)을 기준으로 TSV(Through-Silicon-Via)블록을 선택하는 테스트 제어부;상기 선택된 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 상기 측정된 전압과 적어도 하나의 기준 전압을 비교하여 상기 선택된 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력하는 비교부;상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 불량 판별부; 및상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 분석부를 포함하고,상기 분석부는,하이 상태, 로우 상태 및 미드 상태를 포함하는 3상태를 출력하는 3상(state) 회로를 포함하고,상기 3상(state) 회로에서 인에이블(enable) 신호와 상기 제1 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는TSV 병렬 테스트 장치
2 2
제1항에 있어서,상기 불량 판별부는상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 동일할 경우, 상기 TSV(Through-Silicon-Via)그룹을 불량상태로 판별하여 불량 판별 신호를 출력하고, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 다를 경우, 상기 TSV(Through-Silicon-Via)그룹을 정상상태로 판별하여 정상 판별 신호를 출력하는TSV 병렬 테스트 장치
3 3
삭제
4 4
제1항에 있어서,상기 분석부는,상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 로우 상태로 수신할 경우, 상기 제1 비교 결과 신호에 따라 상기 동시에 테스트할 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하며, 상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 하이 상태로 수신할 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 정상상태로 분석하는TSV 병렬 테스트 장치
5 5
제4항에 있어서,상기 분석부는,상기 제1 비교 결과 신호가 로우 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태로 분석하고, 상기 제1 비교 결과 신호가 하이 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 단락불량상태로 분석하는TSV 병렬 테스트 장치
6 6
제1항에 있어서,상기 적어도 하나의 기준 전압은 개방에 의한 불량 여부를 판별하기 위한 개방 기준 전압 및 단락에 의한 불량 여부를 판별하기 위한 단락 기준 전압을 포함하고,상기 비교부는,상기 측정된 전압과 상기 개방 기준 전압을 비교하여 하이 상태 또는 로우 상태 중 어느 하나로 상기 제1 비교 결과 신호를 출력하는 제1 비교기; 및상기 측정된 전압과 상기 단락 기준 전압을 비교하여 하이 상태 또는 로우 상태 중 어느 하나로 상기 제2 비교 결과 신호를 출력하는 제2 비교기를 포함하는TSV 병렬 테스트 장치
7 7
제1항에 있어서,상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 TSV(Through-Silicon-Via)그룹에 대한 테스트 모드에서 상기 TSV(Through-Silicon-Via)그룹에 대한 분석 모드를 수행하도록 테스트 중단 신호를 출력하는 테스트 모드 선택부를 더 포함하는TSV 병렬 테스트 장치
8 8
삭제
9 9
테스트 제어부에서, 하나의 테스트 클럭에서 테스트 가능한 TSV(Through-Silicon-Via)수를 제한하는 군집 알고리즘을 이용하여 동시에 테스트할 TSV(Through-Silicon-Via)들의 열(row)을 기준으로 TSV(Through-Silicon-Via)그룹을 선택하고, 행(column)을 기준으로 TSV(Through-Silicon-Via)블록을 선택하는 단계;비교부에서, 상기 선택된 TSV(Through-Silicon-Via)들을 통과한 전압을 측정하고, 상기 측정된 전압과 적어도 하나의 기준 전압을 비교하여 상기 선택된 TSV(Through-Silicon-Via)들 각각에 대한 제1 비교 결과 신호와 제2 비교 결과 신호를 출력하는 단계;불량 판별부에서, 상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 포함하는 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 단계; 및분석부에서, 상기 TSV(Through-Silicon-Via)그룹이 불량상태로 판별될 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 개방불량상태, 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계를 포함하고,상기 분석하는 단계는,하이 상태, 로우 상태 및 미드 상태를 포함하는 3상태를 출력하는 3상(state) 회로에서 인에이블(enable) 신호와 상기 제1 비교 결과 신호를 이용하여 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는TSV 병렬 테스트 방법
10 10
제9항에 있어서,상기 TSV(Through-Silicon-Via)그룹의 불량 여부를 판별하는 단계는,상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 동일할 경우, 상기 TSV(Through-Silicon-Via)그룹을 불량상태로 판별하여 불량 판별 신호를 출력하는 단계; 및상기 출력된 제1 비교 결과 신호와 상기 출력된 제2 비교 결과 신호가 다를 경우, 상기 TSV(Through-Silicon-Via)그룹을 정상상태로 판별하여 정상 판별 신호를 출력하는 단계를 포함하는TSV 병렬 테스트 방법
11 11
삭제
12 12
제9항에 있어서,상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태, 상기 단락불량상태 또는 정상상태 중 어느 하나로 분석하는 단계는,상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 로우 상태로 수신할 경우, 상기 제1 비교 결과 신호에 따라 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하는 단계; 및상기 3상(state) 회로에서 상기 인에이블(enable) 신호를 하이 상태로 수신할 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 정상상태로 분석하는 단계를 포함하는TSV 병렬 테스트 방법
13 13
제12항에 있어서,상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태 또는 상기 단락불량상태 중 어느 하나로 분석하는 단계는,상기 제1 비교 결과 신호가 로우 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 개방불량상태로 분석하는 단계; 및상기 제1 비교 결과 신호가 하이 상태일 경우, 상기 선택된 TSV(Through-Silicon-Via)들을 상기 단락불량상태로 분석하는 단계를 포함하는TSV 병렬 테스트 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 연세대학교 산학협력단 전자정보디바이스산업원천기술개발사업(반도체공정장비) 차세대 반도체 테스트 핀 감소를 위한 built off self test (BOST) 기술 연구