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아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 단위 캐패시터로부터 분할된 캐패시터를 이용하여 LSB 캐패시터의 전압을 보정하고, 상기 디지털코드의 LSB 논리를 보정하는 축차근사형 코스 에이디씨;상기 코스 에이디씨로부터 공급되는 잔류전압을 증폭하는 동적 증폭기; 상기 동적 증폭기로부터 공급되는 잔류전압을 샘플링하고 상기 아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 잔류전압 증폭기에서 전압이득에러가 발생하는 경우 입력전압범위를 조정하여 전압이득에러를 상쇄시키는 축차근사형 파인 에이디씨; 및가산기 만으로 구성되어 상기 디지털코드 변환을 위한 잔류전압을 보정하는 디지털 에러보정부;를 포함하되,상기 축차근사형 코스 에이디씨는 N-비트로 구현되는 경우 아날로그 디지털 변환을 시작하기 전에 +1/2n* VREF 만큼의 고정적인 오프셋 전압을 상기 잔류전압에 추가하여 상기 잔류전압의 특성곡선이 전체적으로 상기 추가된 잔류전압에 상응되는 거리만큼 오른쪽 방향으로 이동되도록 상기 LSB 캐패시터의 전압을 보정하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 코스 에이디씨로부터 출력되는 잔류전압은 LSB 데이터가 반영된 잔류전압인 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 동적 증폭기는 비선형 보정회로를 사용하여 모든 입력범위에 대한 선형성을 향상시키는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 축차근사형 코스 에이디씨는 디지털 보정기법을 사용하기 위해 0부터 n-2까지 있는 코드를 생성하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 축차근사형 코스 에이디씨는 N-비트로 구현되는 경우, D003c#N-1:0003e#의 아날로그 디지털 변환값이 모두 산출된 후 계속해서 잔류전압을 생성하기 위하여 D003c#O003e#의 논리 값을 적용한 잔류전압으로 상,하위 캐패시터열의 상판 전압을 형성하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 축차근사형 코스 에이디씨는상위 및 하위에 각기 병렬 연결된 2n개의 단위 캐패시터열 및 스위칭부를 구비하여 디에이씨 변환 동작을 하는 캐패시터형 디에이씨;상기 캐패시터형 디에이씨의 상판전압과 하판전압을 비교하여 그에 따른 디지털코드를 출력하는 비교기;상기 디지털코드의 LSB 논리를 보정하는 최대코드 검출기; 및상기 비교기에서 출력되는 디지털코드를 근거로 상기 스위칭부의 스위칭 동작을 제어하여 그에 따른 잔류전압을 형성하는 축차근사형 로직부;를 포함하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 단위캐패시터로부터 분할된 캐패시터는 0
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제7항에 있어서, 상기 0
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삭제
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제1항에 있어서, 상기 축차근사형 파인 에이디씨는 잔류전압 증폭기에서 전압이득에러가 발생하는 경우 상기 입력전압범위를 조정하여 상기 동적 증폭기의 증폭률 에러가 보정되도록 하기 위한 추가의 단위 캐패시터를 구비하는 캐패시터형 디에이씨를 구비한 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 축차근사형 파인 에이디씨는 준안정성을 검출하는 유한상태 머신을 구비한 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 디지털 에러 보정부는 상기 코스 에이디씨와 파인 에이디씨로부터 공급받은 디지털 코드 중 한 비트를 중첩하여 더하기 연산을 수행한 후 그 결과를 최종 데이터로 출력하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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제1항에 있어서, 상기 축차근사형 코스 에이디씨는 디지털 보정기법을 수정하지 않고 가산기로만 구성된 상기 디지털 에러보정부를 이용하여 상기 잔류전압을 보정할 수 있도록 최대코드 검출기를 구비한 것을 특징으로 하는 파이프라인 축차근사형 에이디씨
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