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반도체 칩에 있어서,제1 캐스코드 증폭기;상기 제1 캐스코드 증폭기와 동일한 공급 전압과 동일한 인에이블 신호를 공급 받고 대칭 구조를 가지는 제2 캐스코드 증폭기;상기 제1 캐스코드 증폭기의 양 단에 각각 직렬 연결되고, 챌린지 신호의 제1 일부 중에서 제1 비트의 신호를 게이트 노드에 입력 받는 제1 NMOS(n-channel metal oxide semiconductor) 그룹 및 상기 제1 일부 중에서 제2 비트의 신호를 게이트 노드에 입력 받는 제1 PMOS 그룹을 포함하는 제1 인버터부; 및상기 제2 캐스코드 증폭기의 양 단에 각각 직렬 연결되고, 상기 챌린지 신호에서 상기 제1 일부를 제외한 제2 일부 중에서 제3 비트의 신호를 게이트 노드에 입력 받는 제2 NMOS 그룹 및 상기 제2 일부 중에서 제4 비트의 신호를 게이트 노드에 입력 받는 제2 PMOS 그룹을 포함하는 제2 인버터부를 포함하고,상기 제1 인버터부의 출력은 상기 제2 인버터부의 입력에 연결되고, 상기 제2 인버터부의 출력은 상기 제1 인버터부의 입력에 연결되어, 서로 교차결합(cross coupled)되며,상기 반도체 칩은 상기 챌린지 신호에 대한 응답(response) 신호를 생성하는 반도체 칩
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제1항에 있어서,상기 제1 인버터부는,상기 제1 캐스코드 증폭기를 기준으로 병렬 연결되는 적어도 두 개의 NMOS 트랜지스터를 포함하는 상기 제1 NMOS 그룹 및 상기 제1 캐스코드 증폭기를 기준으로 병렬 연결되는 적어도 두 개의 PMOS 트랜지스터를 포함하는 상기 제1 PMOS 그룹을 포함하고,상기 제2 인버터부는,상기 제2 캐스코드 증폭기를 기준으로 병렬 연결되는 적어도 두 개의 NMOS 트랜지스터를 포함하는 상기 제2 NMOS 그룹 및 상기 제2 캐스코드 증폭기를 기준으로 병렬 연결되는 적어도 두 개의 PMOS 트랜지스터를 포함하는 상기 제2 PMOS 그룹을 포함하는 반도체 칩
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제2항에 있어서,상기 제1 비트 및 상기 제3 비트의 신호는 상기 제1 NMOS 그룹 및 상기 제2 NMOS 그룹 각각의 게이트 노드에 입력되어, 상기 제1 NMOS 그룹 및 상기 제2 NMOS 그룹 내의 NMOS 트랜지스터가 동일한 개수 만큼 턴 온 되도록 제어하고,상기 제2 비트 및 상기 제4 비트의 신호는 상기 제1 PMOS 그룹 및 상기 제2 PMOS 그룹 각각의 게이트 노드에 입력되어, 상기 제1 PMOS 그룹 및 상기 제2 PMOS 그룹 내의 PMOS 트랜지스터가 동일한 개수 만큼 턴 온 되도록 제어하는 반도체 칩
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제3항에 있어서,상기 제1 인버터부 및 상기 제2 인버터부는 제1 노드와 제2 노드 사이에서 교차결합되며, 상기 제1 비트, 상기 제3 비트, 상기 제2 비트 및 상기 제4 비트의 신호에 따라 선택된 상기 제1 인버터부와 선택된 상기 제2 인버터부의 전기적 특성 값의 차이에 의해 상기 응답 신호를 생성하는 반도체 칩
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제4항에 있어서,상기 응답 신호는 상기 제1 노드의 출력 값과 상기 제2 노드의 출력 값이 서로 다르게 설정되는 디지털 값으로 생성되는 반도체 칩
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