| 1 |
1
복수의 비트로 구성된 복수의 데이터를 전치(transposed) 방식으로 메모리에 저장하는 단계;상기 메모리를 구성하는 복수의 행(row) 별로 적어도 하나의 리프레시 주기를 설정하는 단계;설정된 리프레시 주기에 근거하여, 상기 메모리의 리프레시 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 디램 디바이스의 제어방법
|
| 2 |
2
제1항에 있어서,상기 데이터를 전치 방식으로 메모리에 저장하는 단계는,상기 메모리를 구성하는 복수의 행(Row)에, 상기 복수의 데이터의 최상위비트(MSB)부터 최하위비트(LSB)까지 순차적으로 저장하는 과정을 포함하는 것을 특징으로 하는 디램 디바이스의 제어방법
|
| 3 |
3
제1항에 있어서,상기 데이터를 구성하는 복수의 비트는, 부호 비트와, 지수 비트 및 가수 비트를 포함하고,상기 데이터를 전치 방식으로 메모리에 저장하는 단계는,상기 복수의 데이터 각각의 부호 비트 및 지수 비트를 상기 메모리의 일부 행에 저장하는 과정과,상기 복수의 데이터 각각의 가수 비트를 상기 메모리의 나머지 행에 저장하는 과정을 포함하는 것을 특징으로 하는 디램 디바이스의 제어방법
|
| 4 |
4
제3항에 있어서,상기 데이터는,1비트의 부호 비트(sign bit)와, 8비트의 지수 비트(exponent bits)와, 23비트의 가수 비트(mantissa bits)로 구성되고,상기 메모리의 제1 행에는,상기 복수의 데이터의 부호 비트들이 저장되고,상기 메모리의 제2 행 내지 제9 행에는, 상기 복수의 데이터의 지수 비트들이 저장되고,상기 메모리의 제10 행 내지 제32행에는, 상기 복수의 데이터의 가수 비트들이 저장되는 것을 특징으로 하는 디램 디바이스의 제어방법
|
| 5 |
5
제4항에 있어서,상기 리프레시 주기를 설정하는 단계는,상기 메모리의 복수의 행 중 상기 부호 비트 또는 상기 지수 비트가 저장되는 일부의 행에 대해, 제1 주기 값을 설정하는 과정과,상기 메모리의 복수의 행 중 상기 가수 비트가 저장되는, 나머지의 행에 대해, 제2 주기 값을 설정하는 과정을 포함하는 것을 특징으로 하는 디램 디바이스의 제어방법
|
| 6 |
6
제5항에 있어서,상기 제2 주기 값은 상기 제1 주기 값보다 길게 설정되는 것을 특징으로 디램 디바이스의 제어방법
|
| 7 |
7
제6항에 있어서,상기 리프레시 동작을 수행하는 단계는,상기 제1 주기마다 카운터를 증가시키는 과정과,상기 제1 주기마다 상기 카운터에 근거하여, 상기 메모리의 각 행마다 리프레시의 수행 여부를 결정하는 과정을 포함하는 것을 특징으로 하는 디램 디바이스의 제어방법
|
| 8 |
8
제1항에 있어서,상기 리프레시 동작을 수행하는 단계는,미리 설정된 리프레시 주기마다 카운터를 증가시키는 과정과,상기 카운터의 값과, 상기 복수의 행 별로 설정된 리프레시 주기에 근거하여, 상기 행 별로 리프레시의 수행 여부를 결정하는 과정을 포함하는 것을 특징으로 하는 디램 디바이스의 제어 방법
|
| 9 |
9
제8항에 있어서,상기 리프레시 동작을 수행하는 단계는,상기 복수의 행 중 일부분에 대해, 상기 카운터가 증가될 때마다 리프레시 동작을 수행하는 과정과,상기 복수의 행 중 나머지 부분에 대해, 상기 카운터가 소정의 값에 대응될 때, 리프레시 동작을 수행하는 과정을 포함하는 것을 특징으로 하는 디램 디바이스의 제어 방법
|
| 10 |
10
딥 러닝 애플리케이션을 동작시키는 프로세서;상기 딥 러닝 애플리케이션과 관련된 데이터를 저장하는 메모리 디바이스; 및상기 메모리 디바이스의 데이터 저장 방식을 제어하는 메모리 컨트롤러;를 포함하고,상기 메모리 디바이스는,복수의 행으로 구성되며, 복수의 데이터를 전치(transposed) 방식으로 저장하고,상기 복수의 행 중 적어도 일부에 대해, 미리 설정된 제1 주기마다 리프레시 동작을 수행하고, 나머지 일부에 대해, 상기 제1 주기와 상이한 제2 주기마다 리프레시 동작을 수행하도록 구성되는 것을 특징으로 하는 데이터 처리 장치
|
| 11 |
11
제10항에 있어서,상기 메모리 컨트롤러는,상기 복수의 데이터로부터 추출한 복수의 부호 비트를 상기 메모리 디바이스의 제1 어드레스 영역에 저장시키고,상기 복수의 데이터로부터 추출한 복수의 지수 비트를 상기 메모리 디바이스의 제2 어드레스 영역에 저장시키고,상기 복수의 데이터로부터 추출한 복수의 가수 비트를 상기 메모리 디바이스의 제3 어드레스 영역에 저장시키는 것을 특징으로 하는 데이터 처리 장치
|
| 12 |
12
제11항에 있어서,상기 복수의 데이터가 32-비트 플로팅 포인트 데이터인 경우, 상기 제1 어드레스 영역은 상기 메모리 디바이스의 제1 행에 대응되고, 상기 제2 어드레스 영역은 상기 메모리 디바이스의 제2 행 내지 제9 행에 대응되며, 상기 제3 어드레스 영역은 상기 메모리 디바이스의 제10 행 내지 제32 행에 대응되는 것을 특징으로 하는 데이터 처리 장치
|
| 13 |
13
제10항에 있어서,상기 메모리 디바이스는,상기 복수의 데이터가 전치 방식으로 저장된 후, 미리 설정된 주기마다 리프레시 동작을 수행하되, 상기 복수의 행 중 적어도 일부에 대해 상기 리프레시 동작을 스킵하도록 구성되는 것을 특징으로 하는 데이터 처리 장치
|
| 14 |
14
제13항에 있어서,상기 메모리 디바이스는,상기 리프레시 동작이 개시되면, 상기 주기마다 소정의 카운터 변수를 증가시키고,상기 복수의 행 중 적어도 일부에 대해, 증가된 상기 카운터 변수에 근거하여 리프레시의 수행 여부를 결정하는 것을 특징으로 하는 데이터 처리 장치
|
| 15 |
15
제13항에 있어서,상기 복수의 행 중 적어도 일부에는, 상기 복수의 데이터의 가수 비트가 저장되는 것을 특징으로 하는 데이터 처리 장치
|
| 16 |
16
제15항에 있어서,상기 메모리 디바이스는,상기 복수의 데이터의 가수 비트가 저장된 적어도 하나의 행과, 상기 복수의 데이터의 부호 비트 또는 지수 비트가 저장된 적어도 하나의 행에 대해, 서로 다른 주기로 리프레시 동작을 수행하는 것을 특징으로 하는 데이터 처리 장치
|
| 17 |
17
제16항에 있어서,상기 메모리 디바이스는,상기 부호 비트 또는 지수비트가 저장된 적어도 하나의 행에 대해, 미리 설정된 주기로 리프레시 동작을 수행하고,상기 리프레시 동작이 복수 회 수행되는 동안, 상기 가수 비트가 저장된 적어도 하나의 행에 대해, 리프레시 동작을 적어도 일 회 이상 스킵하는 것을 특징으로 하는 데이터 처리 장치
|
