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적어도 둘 이상의 후보 논리 게이트들; 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되는 메모리;메모리의 출력 신호에 따라 적어도 둘 이상의 후보 논리 게이트들 중 하나의 출력을 선택적으로 출력하는 멀티플렉서를 포함하는, 위장 논리 게이트
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2
제2 항에 있어서, 메모리의 출력 신호가 N 비트일 경우, 후보 논리 게이트들의 개수는 2N 개 이하인, 위장 논리 게이트
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3
제3 항에 있어서, 메모리는, 적어도 하나의 메모리 셀을 포함하고,메모리 셀은, 제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되, 제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이한, 위장 논리 게이트
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4
제3 항에 있어서, 메모리 셀은, 제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속되는, 위장 논리 게이트
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5
제4 항에 있어서, 멀티플렉서는, 제어단자가 메모리 셀의 출력단(Q) 및 반전 출력단(Qb)에 전기적으로 연결되어, 제1 후보 논리 게이트를 스위칭하는 제1 트랜스미션 게이트; 및제어단자가 메모리 셀의 반전 출력단(Qb) 및 출력단(Q)에 전기적으로 연결되어, 제2 후보 논리 게이트를 스위칭하는 제2 트랜스미션 게이트를 포함하는, 위장 논리 게이트
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6
문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력단(Q) 및 반전 출력단(Qb)의 값이 하이레벨 또는 로우레벨로 조절되는 메모리 셀; 및복수의 트랜지스터들로 구성되어, 메모리 셀의 출력단(Q) 및 반전 출력단(Qb)의 값에 따라 선택적으로 둘 이상의 후보 논리 게이트들 중 하나로 동작하는 선택형 논리 게이트를 포함하는, 위장 논리 게이트
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7
제5 항에 있어서, 메모리 셀은, 제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되, 제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이한, 위장 논리 게이트
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8
제3 항에 있어서, 메모리 셀은, 제1 P 채널 트랜지스터의 소스 및 드레인 중 하나 및 제2 P 채널 트랜지스터의 소스 및 드레인 중 하나에 전원이 인가되고, 제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속되는, 위장 논리 게이트
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9
제6 항에 있어서, 선택형 논리 게이트는, 두 개의 입력 신호들 또는 세 개의 입력 신호들을 논리 연산하여 출력하되, 메모리 셀의 출력단(Q) 및 반전 출력단(Qb)의 신호들 적어도 하나에 따라 NAND 게이트 또는 NOR 중 하나로 선택적으로 동작되는, 위장 논리 게이트
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10
제9 항에 있어서, 선택형 논리 게이트는, 제1 내지 제5 P 채널 트랜지스터들 및 제1 내지 제5 N 채널 트랜지스터들을 포함하되, 제1 P 채널 트랜지스터의 소스 및 제2 P 채널 트랜지스터의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터의 드레인, 제3 P 채널 트랜지스터의 소스 및 제4 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제2 P 채널 트랜지스터의 드레인, 제3 P 채널 트랜지스터의 드레인및 제5 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제4 P 채널 트랜지스터의 드레인, 제5 P 채널 트랜지스터의 드레인, 제1 N 채널 트랜지스터의 드레인 및 제2 N 채널 트랜지스터의 드레인이 전기적으로 접속되어 선택형 논리 게이트의 출력단(OUT)이 형성되고, 제1 N 채널 트랜지스터의 소스, 제3 N 채널 트랜지스터의 드레인및 제4 N 채널 트랜지스터의 드레인이 전기적으로 접속되고, 제2 N 채널 트랜지스터의 소스, 제3 N 채널 트랜지스터의 소스 및 제5 N 채널 트랜지스터의 드레인이 전기적으로 접속되고, 제4 N 채널 트랜지스터의 소스 및 제5 N 채널 트랜지스터의 소스가 접지되고, 제4 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 하나(A)가 입력되고, 제2 P 채널 트랜지스터 및 제5 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 다른 하나(B)가 입력되고, 제3 P 채널 트랜지스터 및 제3 N 채널 트랜지스터 각각의 게이트들에 메모리셀의 출력단(Q)이 전기적으로 접속되고, 제1 P 채널 트랜지스터, 제5 P 채널 트랜지스터, 제2 N 채널 트랜지스터 및 제4 채널 트랜지스터 각각의 게이트들에 메모리셀의 반전 출력단(Q)이 전기적으로 접속되는, 위장 논리 게이트
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11
제9 항에 있어서, 선택형 논리 게이트는, 제1 내지 제9 P 채널 트랜지스터들 및 제1 내지 제9 N 채널 트랜지스터들을 포함하되, 제1 P 채널 트랜지스터의 소스, 제2 P 채널 트랜지스터의 소스 및 제6 P 채널 트랜지스터의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터의 드레인, 제3 P 채널 트랜지스터의 소스 및 제4 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제2 P 채널 트랜지스터의 드레인, 제3 P 채널 트랜지스터의 드레인 및 제5 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제5 P 채널 트랜지스터의 드레인, 제7 P 채널 트랜지스터의 소스 및 제8 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제6 P 채널 트랜지스터의 소스 및 드레인 중 다른 하나, 제7 P 채널 트랜지스터의 드레인 및 제9 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제4 P 채널 트랜지스터의 드레인, 제8 P 채널 트랜지스터의 드레인, 제9 P 채널 트랜지스터의 드레인, 제1 N 채널 트랜지스터의 드레인, 제2 N 채널 트랜지스터의 드레인 및 제6 N 채널 트랜지스터의 드레인이 전기적으로 접속되어 선택형 논리 게이트의 출력단(OUT)이 형성되고, 제1 N 채널 트랜지스터의 소스, 제3 N 채널 트랜지스터의 드레인 및 제4 N 채널 트랜지스터의 드레인 중 하나가 전기적으로 접속되고, 제2 N 채널 트랜지스터의 소스, 제3 N 채널 트랜지스터의 소스 및 제5 N 채널 트랜지스터의 드레인이 전기적으로 접속되고,제5 N 채널 트랜지스터의 소스, 제7 N 채널 트랜지스터의 소스 및 제8 N 채널 트랜지스터의 드레인 이 전기적으로 접속되고, 제6 N 채널 트랜지스터의 소스, 제7 N 채널 트랜지스터의 소스 및 제9 N 채널 트랜지스터의 드레인 중 하나가 전기적으로 접속되고,제4 N 채널 트랜지스터의 소스, 제9 N 채널 트랜지스터의 소스 및 제9 N 채널 트랜지스터의 소스가 접지되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 세 개의 입력 신호들 중 하나(A)가 입력되고, 제5 P 채널 트랜지스터 및 제5 N 채널 트랜지스터 각각의 게이트들에 세 개의 입력 신호들 중 다른 하나(B)가 입력되고, 제9 P 채널 트랜지스터 및 제9 N 채널 트랜지스터 각각의 게이트들에 세 개의 입력 신호들 중 또 다른 하나(C)가 입력되고, 제3 P 채널 트랜지스터, 제7 P 채널 트랜지스터, 제3 N 채널 트랜지스터 및 제7 N 채널 트랜지스터 각각의 게이트들에 메모리셀의 출력단(Q)이 전기적으로 접속되고, 제2 P 채널 트랜지스터, 제4 P 채널 트랜지스터, 제6 P 채널 트랜지스터, 제8 P 채널 트랜지스터, 제2 N 채널 트랜지스터, 제4 N 채널 트랜지스터, 제6 N 채널 트랜지스터 및 제8 N 채널 트랜지스터 각각의 게이트들에 메모리셀의 반전 출력단(Q)이 전기적으로 접속되는, 위장 논리 게이트
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제6 항에 있어서, 선택형 논리 게이트는, 두 개의 입력 신호들 또는 세 개의 입력 신호들을 논리 연산하여 출력하되, 메모리 셀의 출력단(Q) 및 반전 출력단(Qb)의 신호들 적어도 하나에 따라 NAND 게이트 또는 XOR 중 하나로 선택적으로 동작되는, 위장 논리 게이트
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13
제12 항에 있어서, 선택형 논리 게이트는, 제1 내지 제5 P 채널 트랜지스터들 및 제1 내지 제5 N 채널 트랜지스터들을 포함하되, 제1 P 채널 트랜지스터의 소스 및 제2 P 채널 트랜지스터의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터의 드레인, 제2 P 채널 트랜지스터의 드레인 중 다른 하나, 제3 P 채널 트랜지스터의 소스, 제4 P 채널 트랜지스터의 소스 및 제5 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제3 P 채널 트랜지스터의 드레인, 제4 P 채널 트랜지스터의 드레인 및 제5 P 채널 트랜지스터의 드레인, 제1 N 채널 트랜지스터의 드레인 및 제3 N 채널 트랜지스터의 드레인이 전기적으로 접속되어 선택형 논리 게이트의 출력단(OUT)이 형성되고, 제1 N 채널 트랜지스터의 소스 및 제2 N 채널 트랜지스터 드레인이 전기적으로 접속되고, 제3 N 채널 트랜지스터의 소스 및 제4 N 채널 트랜지스터의 드레인이 전기적으로 접속되고, 제4 N 채널 트랜지스터 소스 및 제5 N 채널 트랜지스터의 드레인가 전기적으로 접속되고, 제2 N 채널 트랜지스터의 소스 및 제5 N 채널 트랜지스터의 소스가 접지되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 하나(A)가 입력되고, 제3 P 채널 트랜지스터 및 제4 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 하나의 반전 신호(Ab)가 입력되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 다른 하나(B)가 입력되고, 제4 P 채널 트랜지스터 및 제5 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 다른 하나의 반전 신호(Bb)가 입력되고, 제5 P 채널 트랜지스터 및 제3 N 채널 트랜지스터 각각의 게이트들에 메모리셀의 출력단(Q)이 전기적으로 접속되는, 위장 논리 게이트
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제6 항에 있어서, 선택형 논리 게이트는, 두 개의 입력 신호들 또는 세 개의 입력 신호들을 논리 연산하여 출력하되, 메모리 셀의 출력단(Q) 및 반전 출력단(Qb)의 신호들 적어도 하나에 따라 NOR 게이트 또는 XOR 중 하나로 선택적으로 동작되는, 위장 논리 게이트
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제14 항에 있어서, 선택형 논리 게이트는, 제1 내지 제5 P 채널 트랜지스터들 및 제1 내지 제5 N 채널 트랜지스터들을 포함하되, 제1 P 채널 트랜지스터의 소스 및 제3 P 채널 트랜지스터의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터의 드레인 및 제2 P 채널 트랜지스터 소스가 전기적으로 접속되고, 제3 P 채널 트랜지스터의 드레인 및 제4 P 채널 트랜지스터의 소스가 전기적으로 접속되고, 제4 P 채널 트랜지스터의 드레인 및 제5 P 채널 트랜지스터 소스가 전기적으로 접속되고, 제2 P 채널 트랜지스터의 드레인, 제5 P 채널 트랜지스터의 드레인, 제1 N 채널 트랜지스터의 드레인, 제2 N 채널 트랜지스터의 드레인 및 제3 N 채널 트랜지스터의드레인이 전기적으로 접속되어 선택형 논리 게이트의 출력단(OUT)이 형성되고, 제1 N 채널 트랜지스터의 소스, 제2 N 채널 트랜지스터 소스, 제3 N 채널 트랜지스터의 소스, 제4 N 채널 트랜지스터의 드레인 및 제5 N 채널 트랜지스터의 드레인이 전기적으로 접속되고, 제4 N 채널 트랜지스터의 소스 및 제5 N 채널 트랜지스터의 소스나가 접지되고, 제2 P 채널 트랜지스터 및 제4 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 하나(A)가 입력되고, 제4 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 하나의 반전 신호(Ab)가 입력되고, 제1 P 채널 트랜지스터 및 제5 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 다른 하나(B)가 입력되고, 제3 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 두 개의 입력 신호들 중 다른 하나의 반전 신호(Bb)가 입력되고, 제5 P 채널 트랜지스터 및 제3 N 채널 트랜지스터 각각의 게이트들에 메모리셀의 출력단(Q)이 전기적으로 접속되는, 위장 논리 게이트
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제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되, 제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이한, 메모리 셀
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제16 항에 있어서,제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속되는, 메모리 셀
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